Biblioteca de soporte para el despliegue automático de mecanismos tolerantes a fallos para mejorar la robustez de circuitos implementados mediante High Level Synthesis

Abstract

[ES] High Level Synthesis (HLS) aparece como un nuevo paradigma para el diseño de sistemas digitales, en el que la funcionalidad del circuito se describe utilizando lenguajes de alto nivel como C o C++, y las herramientas de análisis obtienen automáticamente una descripción funcionalmente equivalente utilizando lenguajes de descripción de hardware, como VHDL o Verilog, para su implementación en dispositivos lógicos configurables de tipo FPGA (Field-Programmable Gate Arrays).

A pesar de que los entornos que soportan HLS disponen de un gran número de parámetros de configuración que permiten adaptar la síntesis realizada para que se ajuste a las necesidades funcionales existentes, no existen actualmente parámetros que permitan ajustar esta síntesis para mejorar la robustez del circuito resultante.

Este Trabajo Fin de Máster pretende estudiar la posibilidad de desarrollar en Python bibliotecas de apoyo al desarrollador de circuitos mediante HLS para automatizar la integración y despliegue de mecanismos de tolerancia a fallos basados en redundancia espacial. Con ello, se consigue la separación de preocupaciones (separation of concerns), de tal forma que el desarrollador del circuito centra su atención en la definición de la funcionalidad del circuito en lenguaje C, y el conjunto de bibliotecas desarrollado despliega automáticamente y de forma transparente los mecanismos de tolerancia a fallos definidos por el experto en confiabilidad.

[EN] High Level Synthesis (HLS) appears as a new paradigm for the design of digital systems, in which the circuit functionality is described using high-level languages such as C or C++, after this, the analysis tools automatically obtain a functionally equivalent description using hardware description languages, such as VHDL or Verilog. This equivalent description could be implemented in configurable logic devices of the FPGA (Field-Programmable Gate Arrays) type.

Despite the fact that the environments that support HLS have a large number of configuration parameters that allow to adapt the synthesis performed to fit the existing functional needs, there are currently no parameters that allow to adjust this synthesis to improve the robustness of the resulting circuit.

This Master Thesis aims to study the possibility of developing in Python libraries to support the circuit developer using HLS to automate the integration and deployment of fault tolerance mechanisms based on spatial redundancy. In this way, separation of concerns is achieved, so that the circuit developer focuses his attention on the definition of the circuit functionality in C language, and the set of libraries developed automatically and transparently deploys the fault tolerance mechanisms defined by the reliability expert.