En esta tesis doctoral se han diseñado arquitecturas hardware de algunos subsistemas digitales característicos de los sistemas de comunicaciones de elevadas prestaciones, buscando implementaciones optimizadas para dichos sistemas. El trabajo realizado se ha centrado en dos áreas: la aproximación de funciones elementales, concretamente el logaritmo y la arcotangente, y el diseño de un emulador de canal de ruido Gaussiano aditivo. Las arquitecturas se han diseñado en todo momento teniendo como objetivo lograr una implementación eficiente en dispositivos Field Programmable Gate Arrays (FPGAs), debido a su uso creciente en los sistemas de comunicaciones digitales de elevadas prestaciones. Para la aproximación del logaritmo hemos propuesto dos arquitecturas, una basada en la utilización de tablas multipartidas y la otra basada en el método de Mitchell sobre el que añadimos dos etapas de corrección: una interpolación lineal por rectas con pendientes potencias de dos y mantisa truncada, y una tabla para la compensación del error cometido en la interpolación por rectas. Una primera arquitectura para la aproximación de la atan(y/x) está basada en el cómputo del recíproco de x y en el cálculo de la arcotangente, utilizando básicamente tablas Look-up (LUT) multipartidas. Esta propuesta ya permite reducir el consumo de potencia con respecto a las mejores técnicas recogidas en la bibliografía, como las basadas en CORDIC. Una segunda estrategia para la aproximación de la atan(y/x) está basada en transformaciones logarítmicas, que convierten el cálculo de la división de las dos entradas en una sencilla resta y que hacen necesario el cómputo de atan(2w). Esta segunda estrategia se ha materializado en dos arquitecturas, una primera en la que tanto el logaritmo como el cálculo de atan(2w) se han implementado con tablas multipartidas, combinado además con el uso de segmentación no-uniforme en el cálculo de atan(2w), y una segunda arquitectura que emplea interpolación lineal por tramos con pendientes potencias de dos y tablas de corrección. Los resultados obtenidos con esta estrategia mejoran los de la primera arquitectura comentada. Dos arquitecturas para la aproximación de la arcotangente y una de las del logaritmo han dado lugar a tres publicaciones en revistas internacionales. También se han propuesto varias arquitecturas para un generador de ruido blanco Gaussiano. Los diseños están basados en el método de la Inversión, concretamente aproximando la función de distribución acumulada inversa mediante interpolación polinómica y segmentación no-uniforme. Estas arquitecturas ofrecen a su salida una desviación estándar de ±13.1σ y 13 bits fraccionarios, valores superiores a la práctica totalidad de los generadores hardware presentes en la bibliografía, empleando para ello, en comparación, menos recursos del dispositivo FPGA. Comparadas con las implementaciones del canal Gaussiano basadas en el método de la inversión presentadas por otros autores, nuestras arquitecturas consiguen una notable reducción de área eliminando parcial o completamente el barrel-shifter. Los resultados relativos al emulador de canal Gaussiano han sido enviados a una revista internacional, encontrándose en proceso de revisión.