El continuo desarrollo del proceso de fabricación de circuitos integrados permite la integración de un elevado número de transistores en un mismo chip. Este excedente de transistores es generalmente destinado a aumentar el número de procesadores y la capacidad de la memoria cache. Conforme el número de elementos a interconectar dentro de un mismo chip crece la interconexión de los mismos se vuelva crítica. En este contexto, las redes dentro del chip surgen como la solución más eficiente para la interconexión de los distintos elementos dentro del chip. Los principales beneficios de este tipo de arquitecturas son una mayor predictibilidad y escalabilidad que otro tipo de arquitecturas de interconexión basadas en buses o crossbars.

Desafortunadamente, la misma capacidad de integración que permite a los diseñadores incluir un elevado número de componentes en el chip, está comprometiendo a su vez la fiabilidad de los sistemas. En este contexto la variabilidad asociada al proceso de fabricación de los circuitos se está convirtiendo en uno de los principales retos a los que deben hacer frente los diseñadores de circuitos en tecnologías por debajo de los 45nm. En el contexto de los chip multiprocesadores los fallos en la fabricación aparecen en forma de núcleos, encaminadores o enlaces defectuosos. 

Los esfuerzos de esta tesis se centran en primer lugar en la elaboración de un 
modelo detallado y preciso del comportamiento de los circuitos en presencia de variaciones 
en el voltaje, la fabricación, y la temperatura de los circuitos integrados que mejora
las características de los modelos disponibles en el área de arquitectura de computadores.
 Con el desarrollo de dicho modelo, el impacto de la variabilidad del proceso de fabricación en 
los circuitos interconectados mediante redes en el chip se ha podido analizar y cuantificar. 
Los resultados del análisis de diferentes diseños basados en redes en el chip revelan por un lado que la variabilidad sistemática afecta considerablemente a las prestaciones de la red y los procesadores. Como consecuencia de la elevada variabilidad sistemática, la máxima frecuencia de operación de los componentes de los procesadores multi-núcleo varía considerablemente a lo largo de la superficie del chip presentando una elevada correlación espacial. En este sentido, las variaciones sistemáticas causan, si no son tenidas en cuenta, una reducción de las prestaciones 
de la red y la ineficiente utilización de los recursos de los chip multi-núcleo. Por otro lado se ha observado que las variaciones aleatorias impactan considerablemente las prestaciones de los enlaces de la red para tecnologías por debajo de 32nm. Adicionalmente predicciones de los principales fabricantes de circuitos auguran a su vez aumentos en la densidad de defectos de fabricación a medida que se reduce el tamaño de los transistores. El aumento de la densidad de defectos y del impacto de las variaciones aleatorias en los niveles de dopante en los enlaces de las redes dentro del chip hacen imprescindible la elaboración de diseños de redes dentro del chip capaces de hacer frente tanto a la variabilidad como a la presencia de fallos de fabricación. 

En esta tesis proponemos hacer frente al impacto de la variabilidad sistemática en la energía y 
rendimiento de los procesadores multi-núcleo utilizando una política de mapeo de aplicaciones
que tenga en cuenta los efectos de la variabilidad. La política de mapeo propuesta asigna de 
forman eficiente aplicaciones en el procesador en la presencia de variabilidad. En este algoritmo de mapeo las mejoras de rendimiento se obtienen eligiendo en primer lugar los núcleos
más rápidos, mientras que la eficiencia se consigue formando regiones homogéneas. El objetivo de esta estrategia de mapeo es evitar el mapeo de hilos de ejecución en regiones donde los encaminadores y núcleos presentan considerables diferencias en la frecuencia de operación ya que esto causa por una lado la ineficiente utilización de recursos y por el otro lado la aparición de cuellos de botella que deterioran las prestaciones de la comunicación en la red en el chip. 

Con el fin de mitigar el impacto de la variabilidad aleatoria y la presencia de cables defectuosos en 
los enlaces de la red, en esta tesis proponemos el diseño de una arquitectura de red con tamaño de enlace variable. La arquitectura tolerante a fallos propuesta es capaz de hacer frente
tanto a los errores de fabricación como a los errores de temporización causados por el aumento 
de la variabilidad del retardo en los cables. Con el uso de la arquitectura propuesta el tamaño de los paquetes en el nivel físico es ajustado en los interfaces de red. Mediante la utilización de esta arquitectura una gran parte del ancho de banda de los enlaces defectuosos es recuperado.

Finalmente en esta tesis se propone un nuevo y eficiente diseño de enlace vertical tolerante a fallos. El enlace  tolerante a fallos propuesto es capaz de reducir en número de chips
desechados en los chips tridimensionales. El diseño propuesto reduce el 
número de conexiones verticales por enlace sin reducir el rendimiento global de la red. En comparación con un enlace vertical de ancho N, nuestro diseño requiere N/2+m conexiones verticales, donde m es considerablemente menor que N/2 (generalmente 1 ó 2). Con esta reducción del número de conexiones verticales nuestra propuesta proporciona tolerancia a fallos al mismo tiempo que reduce considerablemente el área total del chip.