El desenvolupament del procés de fabricació de circuits integrats permet la integració d'un elevat nombre de transistors en un mateix chip. Aquest excès de transistors es generalment destinat a incrementar el nombre de processadors i la capacitat de les memòries cache. A mesura que el nombre d'elements a interconnectar en un mateix xip creix, la interconnexió dels mateixos es torna critica. En aquest context les xarxes dins del xip sorgeixen com a la solució més eficient per a la interconnexió dels diversos elements dins del xip. Els principals beneficis d'aquest tipus d'arquitectures son l'augment de la predictibilitat i l'escalabilitat front a altres tipus d'arquitectures d'interconnexió basades en busos o crossbars. Malauradament la mateixa capacitat d'integració que permet als dissenyadors de xips incloure un elevat nombre de components en un mateix xip, esta posant en compromís la fiabilitat dels mateixos sistemes. En aquest context la variabilitat associada al procés de fabricació de circuits integrats afloreix com un dels principals reptes a enfrontar en les tecnologies sota 45nm. En el context de el xip multiprocessadors les fallades en la fabricació apareixen en forma de nuclis, encaminadors, o enllaços defectuosos. Els esforços d'aquesta tesi s'han centrat primer en l'elaboració de un model detallat i precís del comportament dels circuits en presencia de variacions en el voltatge, fabricació i temperatura dels circuits integrats. Aquest model es per si mateix una notòria contribució ja que suposa una millora de les diverses ferramentes disponibles en l'àrea d'arquitectura de computadors. Mitjançant el desenvolupament d'aquest model, el impacte de la variabilitat del procés de fabricació de circuits integrats basats es xarxes en el xip s'ha pogut analitzar i mesurar. Els resultats de l'anàlisi de diferent dissenys basats en xarxes en el xip mostren per un costat que la variabilitat sistemàtica afecta de forma considerable a les prestacions de la xarxa i els processadors. Com a conseqüència de l'elevada variabilitat sistemàtica, la freqüència d'operació dels diversos components dels processadors multi-nucli varia considerablement a lo llarg de la superfície del xip presentant una elevada correlació espacial. En aquest sentit les variacions sistemàtiques causen si son ignorades, per un costat la reducció de les prestacions de la xarxa i per l'altre una utilització ineficient dels recursos del xip multi-nucli. Per altra banda s'ha observat que les variacions aleatòries en els nivells de dopant causen un considerable impacte en les prestacions dels enllaços de la xarxa en el xip sota 32nm. En el mateix sentit prediccions dels principals fabricants de xips auguren un augment en la densitat de defectes associat a la reducció del tamany dels transistors. L'augment de la densitat de defectes i el notori impacte de les fluctuacions en el nivells de dopant en les xarxes en el xip fan imprescindible el desenvolupament de dissenys de xarxes en el xip capaços de tolerar tant la variabilitat del procés de fabricació com la presencia de defectes. En aquesta tesi proposem fer front al impacte de la variabilitat sistemàtica en l'energia i rendiment dels processadors multi-nucli emprant una política de mapeig d'aplicacions que tinga en compte els efectes de la variabilitat en els diversos components del xip. La política de mapeig proposta assigna de forma eficient aplicacions en el processador en presencia de variabilitat. En aquest algorisme de mapeig les millores de rendiment s'obtenen prioritzant l'ús dels nuclis més ràpids al mateix temps que l'eficiència s'assoleix formant regions homogènies. L'objectiu d'aquesta estratègia es evitar el mapeig de fils d'execució en regions que continguen nuclis i encaminadors amb considerables diferencies en la freqüència d'operació. D'aquesta manera s'evita per un costat la ineficient utilització de recursos i per l'altre l'aparició de colls de botella que deterioren les prestacions de les comunicacions en la xarxa. Amb l'objectiu de mitigar el impacte de la variabilitat aleatòria i la presencia de cables defectuosos en els enllaços de la xarxa, en aquesta tesi proposem el disseny de una xarxa amb un tamany d'enllaç variable. L'arquitectura tolerant a fallades proposta es capaç de fer front tant als errors de fabricació com als errors provocats per l'augment de la variabilitat del retard en els cables. Per lo qual el nou diseny ajusta de forma adequada el tamany dels paquets de dades en el nivell físic en les interfícies de xarxa. Mitjançant la utilització d'aquesta arquitectura gran part de l'ample de banda dels enllaços defectuosos es recuperat. Finalment aquesta tesi proposa un nou disseny eficient d'enllaç vertical tolerant a fallades. L'enllaç vertical proposat permet reduir el nombre de xips defectuosos en la fabricació de circuits tridimensionals. El disseny realitzat permet reduir el nombre de connexions verticals per enllaç sense reduir el rendiment global de la xarxa. En comparació amb un enllaç vertical de tamany N, el nostre disseny requereix N/2+m connexions verticals, sent m considerablement menor que N/2 (generalment 1 o 2). Amb aquesta reducció del nombre de connexions verticals aconseguim tant assolir un disseny tolerant a fallades com la reducció de l'area total del xip.