“Novel Front-end Electronics for Time Projection Chamber Detectors”

Este trabajo ha sido realizado en la Organización Europea para la Investigación Nuclear (CERN) y forma parte del proyecto de investigación Europeo para futuros aceleradores lineales (EUDET).
En física de partículas existen diferentes categorías de detectores de partículas. El diseño presentado esta centrado en un tipo particular de detector de trayectoria de partículas denominado TPC (Time Projection Chamber) que proporciona una imagen en tres dimensiones de las partículas eléctricamente cargadas que atraviesan su volumen gaseoso.
La tesis incluye un estudio de los objetivos para futuros detectores, resumiendo los parámetros que un sistema de adquisición de datos debe cumplir en esos casos. Además, estos requisitos son comparados con los actuales sistemas de lectura utilizados en diferentes detectores TPC. Se concluye que ninguno de los sistemas cumple las restrictivas condiciones. Algunos de los principales objetivos para futuros detectores TPC son un altísimo nivel de integración, incremento del número de canales, electrónica más rápida y muy baja potencia.
El principal inconveniente del estado del arte de los sistemas anteriores es la utilización de varios circuitos integrados en la cadena de adquisición. Este hecho hace imposible alcanzar el altísimo nivel de integración requerido para futuros detectores. Además, un aumento del número de canales y frecuencia de muestreo haría incrementar hasta valores no permitidos la potencia utilizada. Y en consecuencia, incrementar la refrigeración necesaria (en caso de ser posible).
Una de las novedades presentadas es la integración de toda la cadena de adquisición (filtros analógicos de entrada, conversor analógico-digital (ADC) y procesado de señal digital) en un único circuito integrado en tecnología de 130nm. Este chip es el primero que realiza esta altísima integración para detectores TPC.
Por otro lado, se presenta un análisis detallado de los filtros de procesado de señal. Los objetivos más importantes es la reducción de potencia de procesado y la mejora de ruido digital introducido.
Por último, se muestra el prototipo de 16 canales. Los resultados obtenidos con este circuito integrado han sido muy satisfactorios. El éxito de la integración ha sido cuantificado por medidas como el crosstalk del 0.3% y por la no existencia de ruido del circuito digital en el muestreo del ADC. Además, la potencia del circuito digital ha sido reducida al 28% respecto a su predecesor. Por último, una de las técnicas de reducción de potencia mas eficaces pare este tipo de detectores (power pulsing) ha sido demostrada con éxito. Reduciendo la potencia de 47.25mW/canal a 1.76mW/canal con un periodo de funcionamiento del 0.5%.
Dentro de las líneas futuras de investigación se encuentra el diseño de un circuito integrado de 64 canales basado en la topología demostrada en esta tesis.