Actualmente, las tecnologías CMOS submicrónicas son básicas para el desarrollo de
los modernos sistemas basados en computadores, cuyo uso simplifica enormemente
nuestra vida diaria en una gran variedad de entornos, como el gobierno, comercio y
banca electrónicos, y el transporte terrestre y aeroespacial. La continua reducción del
tamaño de los transistores ha permitido reducir su consumo y aumentar su frecuencia
de funcionamiento, obteniendo por ello un mayor rendimiento global. Sin embargo,
estas mismas características que mejoran el rendimiento del sistema, afectan negativamente
a su confiabilidad. El uso de transistores de tamaño reducido, bajo consumo
y alta velocidad, está incrementando la diversidad de fallos que pueden afectar al
sistema y su probabilidad de aparición. Por lo tanto, existe un gran interés en desarrollar
nuevas y eficientes técnicas para evaluar la confiabilidad, en presencia de fallos,
de sistemas fabricados mediante tecnologías submicrónicas.
Este problema puede abordarse por medio de la introducción deliberada de fallos
en el sistema, técnica conocida como inyección de fallos. En este contexto, la inyección
basada en modelos resulta muy interesante, ya que permite evaluar la confiabilidad del
sistema en las primeras etapas de su ciclo de desarrollo, reduciendo por tanto el coste
asociado a la corrección de errores. Sin embargo, el tiempo de simulación de modelos
grandes y complejos imposibilita su aplicación en un gran número de ocasiones.
Esta tesis se centra en el uso de dispositivos lógicos programables de tipo FPGA
(Field-Programmable Gate Arrays) para acelerar los experimentos de inyección de
fallos basados en simulación por medio de su implementación en hardware reconfigurable.
Para ello, se extiende la investigación existente en inyección de fallos basada
en FPGA en dos direcciones distintas: i) se realiza un estudio de las tecnologías submicrónicas
existentes para obtener un conjunto representativo de modelos de fallos
transitorios y permanentes que deben ser tenidos en cuenta, y se analiza hasta que
punto estos modelos pueden emularse por medio de FPGA, y ii) para cada modelo
de fallo considerado, se describen diversos procedimientos alternativos para realizar
su emulación, evaluando la aceleración obtenida en cada caso.
FADES (FPGA-based Framework for the Assessment of the Dependability of
Embedded Systems) es el prototipo desarrollado para ilustrar la viabilidad de esta
metodología. Los experimentos realizados por medio de FADES se han centrado en
comprobar la validez de los resultados obtenidos y mostrar la aceleración alcanzable
por comparación con una herramienta de inyección de fallos reconocida. Finalmente,
se deducen las principales ventajas e inconvenientes de la aproximación propuesta, así
como su utilidad para la evaluación de la confiabilidad de sistemas empotrados.