En l’actualitat, les tecnologies CMOS submicròniques són bàsiques pel desenvolupament
dels moderns sistemes basats en computadors, els quals simplifiquen enormement
la nostra vida diària en una gran varietat d’entorns, com el govern, comerç i
banca electrònics, i el transport terrestre i aeroespacial. La contínua reducció del
tamany dels transistors ha permès reduir el seu consum i augmentar la seua freqüència
de funcionament, obtenint un millor rendiment global. No obstant açò, aquestes
característiques que milloren el rendiment del sistema, afecten negativament a la seua
confiabilitat. L’ús de transistors de tamany reduït, baix consum i alta velocitat,
incrementa la diversitat de fallades que poden afectar al sistema i la seua probabilitat
d’aparició. Per tant, existeix un gran interés en desenvolupar noves i eficients
tècniques per avaluar la confiabilitat, en presència de fallades, de sistemes fabricats
mitjançant tecnologies submicròniques.
Aquest problema pot abordar-se mitjançant la introducció deliberada de fallades
en el sistema, tècnica coneguda com injecció de fallades. En aquest context, la injecció
basada en models és molt interesant, ja que permet avaluar la confiabilitat del sistema
en les primeres etapes del seu cicle de desenvolupament, reduint per tant el cost
associat a la correcció d’errors. Malgrat açò, el temps de simulació de models grans i
complexos impossibilita la seua aplicació en un gran nombre d’ocasions.
Aquesta tesi es centra en l’ús de dispositius lógics programables de tipus FPGA
(Field-Programmable Gate Arrays) per tal d’accelerar els experiments d’injecció de
fallades basats en simulació, mitjantçant la seua implementació en hardware reconfi-
gurable. La investigació existent en injecció de fallades basada en FPGA s’ha estés en
dues direccions diferents: i) s’ha realitzat un estudi de les tecnologies submicròniques
existents per tal d’obtindre un conjunt representatiu de models de fallades transitèries
i permanents que cal tenir en compte, i s’ha analitzat fins a quin punt aquests models
poden emular-se mitjançant una FPGA, i ii) per cada model de fallada considerat,
s’han descrit diversos procediments alternatius per realitzar la seua emulació, avaluant
l’acceleració obtinguda en cada cas.
FADES (FPGA-based Framework for the Assessment of the Dependability of
Embedded Systems) és el prototip desenvolupat per il·lustrar la viabilitat d’aquesta
metodologia. Els experiments realitzats mitjançant FADES s’han centrat en comprobar
la validesa dels resultats obtinguts i mostrar l’acceleració assolible per comparació
amb una eina d’injecció de fallades reconeguda. Finalment, s’han deduit els principals
avantatges i inconvenients de l’aproximació proposta, i la seua utilitat per tal
d’avaluar la confiabilitat de sistemes empotrats.