En esta tesis doctoral se presenta el diseño y realización de arquitecturas VLSI de 
estimación de movimiento, en sus versiones de pixeles enteros y fraccionarios, para la etapa 
de predicción de la compensación de movimiento del estándar de codificación de video 
H.264/AVC. Las arquitecturas propuestas son estructuras de procesamiento segmentadas-
paralelas con alta eficiencia en su ruta de datos y una administración óptima de la memoria. 
Utilizando el algoritmo full-search de ajuste de bloques, los diseños cumplen los 
requerimientos de tamaño de bloque variable y resolución de ¼ de píxel del estándar con 
máxima calidad. Los estimadores de movimiento combinan las características de las 
arquitecturas consideradas en el estado del arte junto con la aplicación de nuevos esquemas 
y algoritmos hardware, en el proceso de codificación del componente luma de la señal de 
video. Diseñadas como co-procesadores de aceleración hardware para procesadores de 32 
bits, las arquitecturas que se presentan han sido simuladas y sintetizadas para FPGA Virtex-
4 de Xilinx, utilizando el lenguaje de descripción de hardware VHDL.