En esta tesi doctoral es presenta el disseny i realització d'arquitectures VLSI d'estimació de 
moviment, en les seues versions de píxels sencers i fraccionaris, per a l'etapa de predicció 
de la compensació de moviment de l'estàndard de codificació de vídeo H.264/AVC. Les 
arquitectures proposades són estructures de processament segmentades-paral·leles amb alta 
eficiència en la seua ruta de dades i una administració òptima de la memòria. Utilitzant 
l'algoritme d'ajust de blocs amb busca completa, els dissenys complixen els requeriments de 
grandària de bloc variable i resolució de ¼ de píxel de l'estàndard amb màxima qualitat. Els 
estimadors de moviment combinen les característiques de les arquitectures considerades en 
l'estat de l'art junt amb l'aplicació de nous esquemes i algoritmes maquinari, en el procés de 
codificació del component luma del senyal de vídeo. Dissenyades com co-processadors 
d'acceleració maquinari per a processadors de 32 bits, les arquitectures que es presenten 
han sigut simulades i sintetitzades per a FPGA Virtex-4 de Xilinx, utilitzant el llenguatge 
de descripció de maquinari VHDL.