Arquitecturas de múltiples núcleos como multiprocesadores (CMP) y soluciones multiprocesador para sistemas dentro del chip (MPSoCs) actuales se basan en la eficacia de las redes dentro del chip (NoC) para la comunicación entre los diversos núcleos. Un diseño eficiente de red dentro del chip debe ser escalable y al mismo tiempo obtener valores ajustados de área, latencia y consumo de energía. Para diseños de red dentro del chip de propósito general se suele usar topologías de malla 2D ya que se ajustan a la distribución del chip. Sin embargo, la aparición de nuevos retos debe ser abordada por los diseñadores. Una mayor probabilidad de defectos de fabricación, la necesidad de un uso optimizado de los recursos para aumentar el paralelismo a nivel de aplicación o la necesidad de técnicas eficaces de ahorro de energía, puede ocasionar patrones de irregularidad en las topologías. Además, el soporte para comunicación colectiva es una característica buscada para abordar con eficacia las necesidades de comunicación de los protocolos de coherencia de caché. En estas condiciones, un encaminamiento eficiente de los mensajes se convierte en un reto a superar. 

El objetivo de esta tesis es establecer las bases de una nueva arquitectura para encaminamiento distribuido basado en lógica que es capaz de adaptarse a cualquier topología irregular derivada de una estructura de malla 2D, proporcionando así una cobertura total para cualquier caso resultado de soportar los retos mencionados anteriormente. Para conseguirlo, en primer lugar, se parte desde una base, para luego analizar una evolución de varios mecanismos, y finalmente llegar a una implementación, que abarca varios módulos para alcanzar el objetivo mencionado anteriormente. De hecho, esta última implementación tiene por nombre eLBDR (effective Logic-Based Distributed Routing). Este trabajo cubre desde el primer mecanismo, LBDR, hasta el resto de mecanismos que han surgido progresivamente, describiéndolos en detalle, junto con las pertinentes evaluaciones y resultados para mostrar los análisis de costes y aplicabilidad. 

En el caso de la arquitectura completa, eLBDR, se obtienen unos requisitos de área, latencia y consumo de energía que son comparables a soluciones de encaminamiento tan eficientes como Dimension-Order-Routing (DOR), quedando reflejado en implementaciones reales de routers diseñadas con conceptos que siguen estando infrautilizados en del dominio de redes dentro del chip, como encaminamiento virtual cut-through. Pruebas hechas sobre instancias de redes dentro del chip modeladas a partir de un análisis de variabilidad en enlaces muestran un logro en el 100% de cobertura de este mecanismos en todas las configuraciones. Por lo tanto, es razonable suponer que eLBDR está preparado para enfrentarse a los nuevos desafíos presentes en el campo de la investigación de redes dentro del chip. eLBDR es un mecanismo eficaz capaz de soportar tolerancia a fallos en soluciones multiprocesador (CMP y MPSoC) que tienen componentes defectuosos a nivel de red, preparado para implementar técnicas agresivas de apagado selectivo de regiones irregulares dentro de la red ya que la topología todavía es completamente encaminable, con proyección para soportar virtualización del chip (desde mapeo de aplicaciones a caminos disjuntos) con definición de regiones disjuntas dentro de la red, y, por último, promueve las primitivas de comunicación colectiva para apoyar protocolos efectivos de coherencia de caché. eLBDR (y alternativas anteriores) permite la comunicación broadcast dentro de una región, lo que se puede traducir en un soporte de comunicación multicast a nivel de chip. 

En resumen, el objetivo de esta idea conceptual es ofrecer una alternativa a la utilización de tablas de encaminamiento (ya sea en los routers o en los propios nodos). Aunque el uso de tablas de encaminamiento en routers es extremadamente flexible, no escala en términos de latencia, área y el consumo de energía. Como se describe en los capítulos siguientes, todos los mecanismos sólo requieren un pequeño conjunto de bits para su configuración, de forma que conseguimos más compactación que usando las tablas de encaminamiento implementadas en memorias. Además, desde el primer mecanismo hasta el último, se cumple que los requisitos de cualquiera de ellos, no crecen con el tamaño del sistema, proporcionando una buena escalabilidad.