Buscar en RiuNet

Listar

Todo RiuNet

Mi cuenta

Acceder

Ayuda RiuNet

Admin. UPV

Listar por autor "Valls Coquillat, Javier"

Mostrando ítems 1-20 de 71

Página siguiente

A 630 Mbps non-binary decoder for FPGA

Lacruz Jucht, Jesús Omar; García Herrero, Francisco Miguel; Canet Subiela, Mª José; Valls Coquillat, Javier; Pérez Pascual, Mª Asunción (IEEE, 2015-07)

A high-speed non-binary LDPC decoder based on Trellis Min-Max algorithm with layered schedule is presented. The proposed approach compresses the check-node output messages into a reduced set, decreasing the number of ...
A Computational Efficient Nyquist Shaping Approach for Short-Reach Optical Communications

Pérez Pascual, Mª Asunción; Bruno, Julián S.; Almenar Terre, Vicenç; Valls Coquillat, Javier (Institute of Electrical and Electronics Engineers, 2020-04-01)

[EN] Recently, Half-Cycle Nyquist Subcarrier Modulation (HC-SCM) was proposed to achieve high spectral efficiency in intensity-modulator direct-detection optical links. This paper shows that the HC-SCM scheme has a high ...
A Fast and Low-Complexity Operator for the Computation of the Arctangent of a Complex Number

Torres Carot, Vicente; Valls Coquillat, Javier (Institute of Electrical and Electronics Engineers, 2017)

[EN] The computation of the arctangent of a complex number, i.e., the atan2 function, is frequently needed in hardware systems that could profit from an optimized operator. In this brief, we present a novel method to compute ...
A Test Vector Generation Method Based on Symbol Error Probabilities for Low-Complexity Chase Soft-Decision Reed-Solomon Decoding

Valls Coquillat, Javier; Torres Carot, Vicente; Canet Subiela, Mª José; García-Herrero, Francisco M. (Institute of Electrical and Electronics Engineers, 2019-06)

[EN] This paper presents a low-complexity chase (LCC) decoder for Reed-Solomon (RS) codes, which uses a novel method for the selection of test vectors that is based on the analysis of the symbol error probabilities derived ...
Algoritmos y arquitecturas hardware para la implementación de OFDM en sistemas de comunicaciones ópticos

Bruno, Julián Santiago (Universitat Politècnica de València, 2019-05-02)

[ES] Esta tesis explora en profundidad la viabilidad técnica y las prestaciones de un sistema de transmisión para comunicaciones ópticas, de bajo coste y alta velocidad, basado en la multiplexación por división de frecuencia ...
Architecture of Generalized Bit-Flipping Decodingfor High-Rate Non-binary LDPC Codes

García Herrero, Francisco Miguel; Canet Subiela, Mª José; Valls Coquillat, Javier (Springer Verlag (Germany), 2013-04)

A VLSI architecture for the generalized bit-flipping decoding algorithm for non-binary low-density parity-check codes is proposed in this paper. The tentative decoding steps of the algorithm have been modifed to avoid ...
Architectures for soft-decision decoding of non-binary codes

García Herrero, Francisco Miguel (Universitat Politècnica de València, 2013-11-19)

En esta tesis se estudia el dise¿no de decodificadores no-binarios para la correcci'on de errores en sistemas de comunicaci'on modernos de alta velocidad. El objetivo es proponer soluciones de baja complejidad para los ...
Decodificador de códigos LDPC no binarios basado en el algoritmo T-EMS

Lacruz Jucht, Jesús Omar (Universitat Politècnica de València, 2014-11-24)

[EN] In this work a non-binary LDPC decoder based on T-EMS algorithm is proposed. A full parallel architecture of the check node has been implemented and a layered schedule is used for the decoder. The proposed decoder has ...
Desarrollo de un decodificador de Reed-Solomon basado en el esquema LCC con patrones de test con volteo de símbolos consecutivos

Garro Navarro, Francilena (Universitat Politècnica de València, 2019-01-23)

Los códigos de corrección de errores Reed-Solomon se utilizan en la mayoría de sistemas de comunicaciones estandarizados y en los sistemas de almacenamiento de datos. La inclusión de la decisión blanda en estos decodificadores ...
Desarrollo de un entorno para la verificación de sistemas de comunicaciones basados en FPGA

Correcher Soriano, José (Universitat Politècnica de València, 2013-07-29)

Este proyecto se ha desarrollado en el Laboratorio de comunicaciones Digitales de la Escuela Politécnica Superior de Gandia, cuya línea principal de trabajo es el desarrollo e implementación en FPGA de algoritmos de procesado ...
Desarrollo de un sistema para la caracterización de la transmisión OOK-NRZ a través de LEDs de iluminación

Arándiga Martínez, Adrián Luis (Universitat Politècnica de València, 2021-10-11)

[ES] Este trabajo se enmarca en las actividades del proyecto con título ¿Redes Ópticas Híbridas Energéticamente Eficientes para Comunicaciones e Iluminación en Interiores (FOCAL)¿ y referencia RTI2018-101658-B-I00, financiado ...
Design and implementation of decoders for error correction in high-speed communication systems

Català Pérez, Joan Marc (Universitat Politècnica de València, 2017-09-01)

This thesis is focused on the design and implementation of binary low-density parity-check (LDPC) code decoders for high-speed modern communication systems. The basic of LDPC codes and the performance and bottlenecks, in ...
Diseño de decodificadores de altas prestaciones para código LDPC

Angarita Preciado, Fabián Enrique (Universitat Politècnica de València, 2013-09-02)

En esta tesis se han investigado los algoritmos de decodificación para códigos de comprobación de paridad de baja densidad (LDPC) y las arquitecturas para la implementación hardware de éstos. El trabajo realizado se centra ...
Diseño de un core para implementar filtros FIR con arquitectura paralela en dispositivos FPGA

Català Pérez, Joan Marc (Universitat Politècnica de València, 2015-07-14)

El objetivo principal del presente proyecto es el diseño e implementación en FPGA de filtros FIR de tasa simple y multitasa (interpoladores y diezmadores) basándose en el uso de los hardcores multiplicadores empotrados ...
Diseño e implementación de un decodificador de LDPCs de alta velocidad y un entorno de test

Mascarell Català, Ferran (Universitat Politècnica de València, 2011-11-09)

Los códigos de comprobación de paridad de baja densidad, denominados LDPCs, están siendo incluidos en multitud de estándares de comunicaciones debido a su gran capacidad de corrección y a su facilidad para paralelizar el ...
Diseño e implementación de un entorno para la experimentación en la transmisión de datos mediante LEDs de iluminación

Salvador Llàcer, Pau (Universitat Politècnica de València, 2020-10-14)

[ES] Este proyecto se enmarca en las actividades del proyecto denominado Redes ópticas híbridas energéticamente eficientes para comunicaciones e iluminación en interiores (Ref. RTI2018-101658-B-I00) financiado por el ...
Diseño e implementación de un robot de seis patas controlado por microcontrolador

Fernández García, Iván (Universitat Politècnica de València, 2015-03-16)

El objetivo del presente proyecto, es el diseño e implementación de un robot hexápodo (seis patas), controlado mediante una red de microcontroladores. Para poder realizar la comunicación entre los diversos periféricos, ...
Diseño e implementación de un sintetizador de pulsos de alto rendimiento con dispositivos FPGA

Herrera Santi, Jose Alan (Universitat Politècnica de València, 2011-09-21)

Debido a la complejidad alcanzada actualmente en el campo de la tecnología, necesitamos ciertos instrumentos para medir, verificar, corregir los problemas que surgen, para seguir progresando y poder realizar cada vez diseños ...
Diseño e implementación de una FFT de alta velocidad para OFDM en comunicaciones ópticas

Bruno, Julián Santiago (Universitat Politècnica de València, 2014-09-18)

[EN] This thesis is focused on the design of FFT module for optical OFDM communication applications using an FPGA device. Optical OFDM communication systems operating at data rates in the giga samples per second range ...
Diseño e implementación en FPGA de decodificadores de códigos Reed-Solomon para operar a Gbps

Perrone, Gabriele (Universitat Politècnica de València, 2016-11-25)

[EN] Reed-Solomon error correcting codes are being included in the last 100 Gbps Ethernet standards. The aim of this work is the design and implementation of hardware architectures suitable for decoding Reed-Solomon codes ...