Rodríguez Ponce, Jorge(Universitat Politècnica de València, 2019-10-09)
[ES] En el desarrollo del proyecto se buscará una correcta realización e implementación de un módulo digital de compresión de datos. Dicho módulo incluirá un algoritmo de compresión considerado óptimo y tendrá como finalidad ...
Gadea Gironés, Rafael(Universitat Politècnica de València, 2016-06-01)
Con este objeto se caracteriza la temporización correcta de la señal de reset y se
desarrollar un ejemplo sencillo de banco de pruebas en Verilog con dicha señal de reset
Gadea Gironés, Rafael(Universitat Politècnica de València, 2015-06-03)
En este vídeo observamos la simulación con modelsim de un diseño (IP) realizado . El banco de pruebas es realizado completamente en verilog y mostramos cómo configurar completamente Quartus para poder ejecutar el banco de pruebas.
Gadea Gironés, Rafael(Universitat Politècnica de València, 2016-06-01)
Con este objeto caracterizamos la temporización correcta de la señal de entrada y
desarrollamos un ejemplo sencillo de banco de pruebas con dicha señal de entrada
Fabregat López, Jorge(Universitat Politècnica de València, 2019-10-09)
[ES] Metodología de verificación mediante el sistema de clases UVM de un sub bloque funcional basado en una memoria OTP Synopsis DesignWare NVM. El bloque incluye el controlador para la memoria, sistemas de detección y ...