[EN] The Horizon 2020 MANGO project aims at exploring deeply heterogeneous accelerators for use in High-Performance Computing systems running multiple applications with different Quality of Service (QoS) levels. The main ...
Hernández Luz, Carles; Roca Pérez, Antoni; Flich Cardo, José; Silla Jiménez, Federico; Duato Marín, José Francisco(Institute of Electrical and Electronics Engineers (IEEE), 2011-12)
[EN] Recently, 3D stacking has been proposed to alleviate the memory bandwidth limitation arising in chip multiprocessors
(CMPs). As the number of integrated cores in the chip increases the access to external memory becomes ...
Roca Pérez, Antoni(Universitat Politècnica de València, 2012-11-20)
Las actuales arquitecturas de m�ltiples n�cleos como los chip multiprocesadores (CMP) y soluciones multiprocesador para sistemas dentro del chip (MPSoCs) han adoptado a las redes dentro del chip (NoC) como elemento -ptimo ...
[EN] In this paper we describe the evolution of the FPGA-based prototype deployed in the MANGO project, from a hardware prototyping platform of HPC architectures to a computing platform targeting HPC and AI applications. ...
Medina Chaveli, Laura(Universitat Politècnica de València, 2021-12-13)
[ES] Las FPGAs (field-programmable gate array) pueden ser utilizadas para la inferencia de modelos de Redes Neuronales en sistemas embebidos, dado que este tipo de dispositivo presenta una alta eficiencia energética y un ...
Escamilla López, José Vicente(Universitat Politècnica de València, 2017-11-03)
Nowadays, thanks to the continuous improvements in the integration scale, more and more cores are added on the same chip, leading to higher system performance. In order to interconnect all nodes, a network-on-chip (NoC) ...
Camacho Villanueva, Jesús(Universitat Politècnica de València, 2012-12-26)
Las redes dentro de un chip se están convirtiendo en el elemento principal de los sistemas multiprocesador. A medida que aumenta la escala de integración, más elementos de cómputo (procesadores) se incluyen en el mismo ...
Mora Porta, Gaspar(Universitat Politècnica de València, 2009-04-02)
Para beneficiarse de una reducción en la latencia así como disminuir tanto el consumo como el coste, el número óptimo de puertos de un conmutador ha ido aumentando a lo largo del tiempo. Sin embargo, las arquitecturas ...
Nuzzo, Rosa(Universitat Politècnica de València, 2021-10-18)
[ES] El objetivo de este proyecto es permitir el uso de un prototipo multiFPGA como
plataforma de cálculo en la que se puedan ejecutar simultáneamente núcleos FPGA
codificados en síntesis de alto nivel. El proyecto se ...
Escamilla López, José Vicente(Universitat Politècnica de València, 2013-06-18)
[ES] Se presentan dos mecanismos para eliminar el "head-of-line blocking" en el contexto de
las redes en chip. Una de los mecanismos está orientado a la eliminación del HoL-blocking
mediante la detección de ráfagas de ...
Picornell-Sanjuan, Tomás; Flich Cardo, José; Duato Marín, José Francisco; Hernández Luz, Carles(Institute of Electrical and Electronics Engineers, 2020)
[EN] The need for increasing the performance of critical real-time embedded systems pushes the industry to adopt complex multi-core processor designs with embedded networks-on-chip. In this paper we present hp-DCFNoC, a ...
Rocher González, José Manuel(Universitat Politècnica de València, 2015-09-29)
[ES] En este trabajo se implementarán técnicas de sincronización entre los núcleos de un procesador implementado en un sistema multi-FPGA. Se implementarán barreras y semáforos, validando el correcto funcionamiento del ...
Gorgues Alonso, Miguel(Universitat Politècnica de València, 2018-09-10)
La red en el chip (NoC) se han convertido en el elemento clave para la comunicación eficiente entre los núcleos dentro de los chip multiprocesador (CMP). Tanto el uso de aplicaciones paralelas en los CMPs como el incremento ...
[EN] Staggered Redundant execution (SRE) is a fault-tolerance mechanism that has been widely deployed in the context of safety-critical applications. SRE not only protects the system in the presence of faults but also helps ...
Salvá Grimalt, Xavier(Universitat Politècnica de València, 2023-09-27)
[CA] El joc d’instruccions RISC-V és un joc d’instruccions lliure que permet que se’l faja
servir sense haver de pagar regalies. Això el fa especialment atractiu tant per l’acadèmia
com per la indústria i és per això que ...
Flich Cardo, José; Palesi, Maurizio(Association for Computing Machinery (ACM), 2013-06)
Interconnection networks are pervasive in most current systems, spanning large supercomputer
installations to multiprocessor chips and embedded systems. Every year,
the number of processing elements to interconnect ...
Rodrigo Mocholí, Samuel(Universitat Politècnica de València, 2011-11-23)
LBDR is a routing distributed layer based on minimum logic that removes the need for routing tables at switches on network-on-chips (NoCs) in CMPs and enables the implementation of many routing algorithms on most of regular ...
Scotti, Vincenzo(Universitat Politècnica de València, 2018-09-18)
[EN] This work focuses on the implementation of efficient memory transfers in a
highly heterogeneous system. The proposed solution is developed in the context
of the MANGO European project, which provides a software and ...
Gorgues Alonso, Miguel(Universitat Politècnica de València, 2013-10-14)
El propósito de este proyecto es desarrollo en el simulador gMemNoCsim explicado
en el Capítulo 4 de modelos iniciales de arquitecturas ópticas e híbridas, emitiendo así
una primera exploración de la viabilidad de la ...