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Browsing by Subject "Fpga"

RiuNet: Institutional repository of the Polithecnic University of Valencia

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    Adaptación a PCI-Express de un diseño de memoria compartida distribuida basado en FPGAS 
    Mislata Valero, Santiago (Universitat Politècnica de València, 2011-10-11)
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    Arpa laser. Síntesis y generación digital de sonido musical 
    Melis Ortolà, Víctor (Universitat Politècnica de València, 2013-02-13)
    El objetivo de este proyecto es el diseño de un arpa láser, es decir, un sistema que genera notas musicales según la cuerda del arpa láser que se pulse. En este instrumento, en lugar de cuerdas se utilizan láseres y ...
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    Diagramas de Bloques 
    Larrea Torres, Miguel Ángel; Gadea Gironés, Rafael; Colom Palero, Ricardo José (Universitat Politècnica de València, 2008-04-14)
    2ª Sesión del Diseño Jerárquico con Quartus II. Curso de Diseño Lógico Programable con Quartus II.
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    Diseño de un bloque hardware de interconexión para un supercomputador 
    Pérez López, Ferran (Universitat Politècnica de València, 2012-02-27)
    Este proyecto final de carrera ha consistido en la adaptación a PCI Express de un diseño de memoria distribuida compartida, MEMSCALE, basado en HyperTransport. También se ha implementado un modelo del supercomputador ...
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    Diseño de un sistema de seguridad con verificación por reconocimiento de voz 
    Twizere Bakunda, Jackson Daudet (Universitat Politècnica de València, 2016-12-21)
    [EN] In this thesis, we have designed a prototype bearing a FPGA scheduled in an operating system environment in real time and you spend a neural network trained with an algorithm learning "baessian regularization".
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    Diseño de un sonómetro en dispositivos programables 
    Herráez Císcar, Pablo (Universitat Politècnica de València, 2013-02-13)
    En este TFC se aborda el diseño de un sonómetro. Para ello se ha pensado en utilizar la tecnología FPGA. Los principales objetivos de este proyecto son: - Diseñar el sistema completo de un sonómetro modelando cada uno de ...
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    Diseño e implementación de un decodificador de LDPCs de alta velocidad y un entorno de test 
    Mascarell Català, Ferran (Universitat Politècnica de València, 2011-11-09)
    Los códigos de comprobación de paridad de baja densidad, denominados LDPCs, están siendo incluidos en multitud de estándares de comunicaciones debido a su gran capacidad de corrección y a su facilidad para paralelizar el ...
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    Diseño e implementación de un procesador de audio implementado en hardware 
    Valls Blasco, Rubén (Universitat Politècnica de València, 2013-02-20)
    [ES] La tesina pretende estudiar la viabilidad del diseño de un procesador de audio implementado en hardware, usando para ello dispositivos FPGA, así como la implementación de un decodificador MP3 que permita tanto la ...
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    Ejemplo de uso del Editor de Memórias 
    Colom Palero, Ricardo José (Universitat Politècnica de València, 2009-06-15)
    3ª Sesión de "Verificación Física de Diseños sobre FPGAS". Curso de Diseño Lógico Programable con Quartus II.
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    Ejemplo de uso del SgnalTap II 
    Colom Palero, Ricardo José (Universitat Politècnica de València, 2009-06-15)
    2ª Sesión de "Verificación Física de Diseños sobre FPGAS". Curso de Diseño Lógico Programable con Quartus II.
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    Emisor Receptor de Infrarojos en DE2 
    Colom Palero, Ricardo José; Larrea Torres, Miguel Ángel; Gadea Gironés, Rafael (Universitat Politècnica de València, 2008-04-14)
    1ª Sesión de "Uso del Infrarrojos en la placa DE2". Curso de Diseño Lógico Programable con Quartus II.
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    Generación en FPGA de modulaciones digitales de banda ancha 
    Català Pérez, Joan Marc (Universitat Politècnica de València, 2011-10-06)
    En esta tesis de master se estudia la problemática de la generación de modulaciones digitales de banda ancha en dispositivos FPGA. La problemática reside en que la señal modulada se ve afectada por la respuesta en frecuencia ...
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    Gestión del Proyecto 
    Larrea Torres, Miguel Ángel; Gadea Gironés, Rafael; Colom Palero, Ricardo José (Universitat Politècnica de València, 2008-04-14)
    3ª Sesión del Diseño Jerárquico con Quartus II. Curso de Diseño Lógico Programable con Quartus II.
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    Implementaciones de Funciones Elementales en Dispositivos FPGA 
    Gutiérrez Mazón, Roberto (Universitat Politècnica de València, 2011-09-12)
    En esta tesis doctoral se han diseñado arquitecturas hardware de algunos subsistemas digitales característicos de los sistemas de comunicaciones de elevadas prestaciones, buscando implementaciones optimizadas para dichos ...
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    Implementación de un convertidor de tiempo a digital utilizando una FPGA Cyclone IV 
    Méndez Madrigal, Adolfo (Universitat Politècnica de València, 2012-05-15)
    El presente trabajo resume el proceso de implementación y calibración de un convertidor de tiempo a digital que se utilizara para medir frecuencias desde 200Mzh hasta 400Mhz. La implementación del mismo se realiza utilizando ...
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    Implementación en FPGA de un decodificador de Reed-Solomon con arquitectura serie 
    Angarita Preciado, Fabián Enrique (Universitat Politècnica de València, 2011-10-13)
    [ES] Los códigos Reed-Solomon son códigos de bloques lineales no binarios, basados en la teoría de campos finitos. Debido a la gran capacidad de corrección que presentan frente a errores del tipo ráfaga, son utilizados ...
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    Protocolo de Comunicación Serie 
    Colom Palero, Ricardo José; Gadea Gironés, Rafael; Larrea Torres, Miguel Ángel (Universitat Politècnica de València, 2008-04-14)
    2ª Sesión de "Uso del Infrarrojos en la placa DE2". Curso de Diseño Lógico Programable con Quartus II.
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    Simulación en Quartus II utilizando ModelSim. Idea de la metodología de Diseño 
    Gadea Gironés, Rafael; Colom Palero, Ricardo José; Larrea Torres, Miguel Ángel (Universitat Politècnica de València, 2008-04-14)
    1 Simulación en Quartus II utilizando ModelSim
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    Simulación Temporal 
    Larrea Torres, Miguel Ángel; Gadea Gironés, Rafael; Colom Palero, Ricardo José (Universitat Politècnica de València, 2008-04-14)
    3ª Sesión del Diseño Front-End con Quartus II. Curso de Diseño Lógico Programable con Quartus II.
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    Uso de HDLs en Quartus II 
    Colom Palero, Ricardo José; Larrea Torres, Miguel Ángel; Gadea Gironés, Rafael (Universitat Politècnica de València, 2008-04-14)
    1ª Sesión de "Desde el HDL hasta el Hardware". Curso de Diseño Lógico Programable con Quartus II.