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Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects

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Nombre: memoria.pdf
Tamaño: 2.776Mb
Formato: PDF
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dc.contributor.advisor Corral González, Juan Luis es_ES
dc.contributor.author Pleite Moreno, Cristina es_ES
dc.date.accessioned 2011-09-09T07:44:34Z
dc.date.available 2011-09-09T07:44:34Z
dc.date.created 2011-06-06
dc.date.issued 2011-09-09
dc.identifier.uri http://hdl.handle.net/10251/11506
dc.description.abstract The main aim of this project is to increase the data rate communication between a CPU and a DRAM to above 6.5 GHz by optimization of the Printed Circuit Board (PCB) interconnections (these interconnections include vias, transmission lines and steps), as it's shown in Figure I. The modeling has been performed using the Electro-Magnetic (EM) simulator HFSS (High Frequency Structure Simulator), a 3D full-wave electromagnetic field software that can be used in circuit, high frequency, signal integrity, and electromechanical simulations, up to 100GHz. The modeled passive components have been used in the optimization of the Bit Error Rate (BER) and eye-diagram of the total system, including the parasitic elements of the CPU and DRAM packages by using HSPICE and ADS simulators. In addition, a complete library of these passive structures has been prepared. es_ES
dc.format.extent 54 es_ES
dc.language Inglés es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject.other Ingeniero Técnico de Telecomunicación, esp. en Sistemas de Telecomunicación-Enginyer Tècnic de Telecomunicació, esp. en Sistemes de Telecomunicacions es_ES
dc.title Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Comunicaciones - Departament de Comunicacions es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Politécnica Superior de Gandia - Escola Politècnica Superior de Gandia es_ES
dc.contributor.affiliation Universitat Politècnica de València. Instituto Universitario de Tecnología Nanofotónica - Institut Universitari de Tecnologia Nanofotònica es_ES
dc.description.bibliographicCitation Pleite Moreno, C. (2011). Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects. Universitat Politècnica de València. http://hdl.handle.net/10251/11506 es_ES
dc.description.accrualMethod Archivo delegado es_ES


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