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dc.contributor.author | Gadea Gironés, Rafael | es_ES |
dc.date.accessioned | 2019-02-19T09:28:13Z | |
dc.date.available | 2019-02-19T09:28:13Z | |
dc.date.issued | 2019-02-19T09:28:13Z | |
dc.identifier.uri | http://hdl.handle.net/10251/116850 | |
dc.description.abstract | Simulación HDL de IPs de fabricantes | es_ES |
dc.description.uri | https://polimedia.upv.es/visor/?id=6afa0d50-2f8c-11e9-8205-ef26a6b6a978 | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reconocimiento (by) | es_ES |
dc.subject | Simulación | es_ES |
dc.subject | IP | es_ES |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.title | Simulación de una FIFO IP | es_ES |
dc.type | Objeto de aprendizaje | es_ES |
dc.lom.learningResourceType | Screencast | es_ES |
dc.lom.interactivityLevel | Bajo | es_ES |
dc.lom.semanticDensity | Bajo | es_ES |
dc.lom.intendedEndUserRole | Alumno | es_ES |
dc.lom.context | Primer ciclo | es_ES |
dc.lom.difficulty | Fácil | es_ES |
dc.lom.typicalLearningTime | 08 minutos | es_ES |
dc.lom.educationalDescription | Mediante visualización | es_ES |
dc.lom.educationalLanguage | Español | es_ES |
dc.upv.convocatoriaDocenciaRed | 2018-2019 | es_ES |
dc.upv.ambito | PUBLICO | es_ES |
dc.subject.unesco | 3307 - Tecnología electrónica | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.description.bibliographicCitation | Gadea Gironés, R. (2019). Simulación de una FIFO IP. http://hdl.handle.net/10251/116850 | es_ES |
dc.description.accrualMethod | DER | es_ES |
dc.relation.pasarela | DER\22874 | es_ES |