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Desarrollo de un módulo IP de procesador RISC-V en System Verilog

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Desarrollo de un módulo IP de procesador RISC-V en System Verilog

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dc.contributor.advisor Martínez Pérez, Jorge Daniel es_ES
dc.contributor.advisor Monzó Ferrer, José María es_ES
dc.contributor.author Segarra Górriz, Izan es_ES
dc.date.accessioned 2019-10-09T06:55:05Z
dc.date.available 2019-10-09T06:55:05Z
dc.date.created 2019-09-23 es_ES
dc.date.issued 2019-10-09 es_ES
dc.identifier.uri http://hdl.handle.net/10251/127830
dc.description.abstract [ES] El objetivo fundamental del presente trabajo es desarrollar un core IP de procesador RISC-V en SystemVerilog que soporte de manera completa el ISA (Instruction Set Architecture) RV32IM, tanto en su versión Single Cycle, como en su versión Multi Cycle. La aplicación del core está orientada a la implementación de un SoC (System-on-Chip) en dispositivos programables de bajo coste y consumo de potencia, por lo que su concepción está orientada a la minimización de los recursos necesarios para su implementación. Además, se detallan los pasos a seguir para instalar y configurar una toolchain para arquitecturas de 32 bits que permita la ejecución de software compilado en C sobre el procesador diseñado, así como el desarrollo de una aplicación con interfaz gráfica que permita realizar la compilación del software y cargar los archivos generados de forma sencilla en el procesador. También se muestran los testbenches que se han ejecutado sobre el procesador para comprobar su correcto funcionamiento y comparar el rendimiento de las versiones Single Cycle y Multi Cycle. es_ES
dc.description.abstract [EN] The main objective of this project is to develop a RISC-V processor IP core in SystemVerilog that fully supports the RV32IM ISA (Instruction Set Architecture), both in its Single Cycle version and in the Multi Cycle version. The application of the core is oriented to the implementation of a SoC (System-on-Chip) in programmable devices of low cost and power consumption. Thus, its conception is oriented to the minimization of the necessary resources for its implementation. In addition, the steps to be followed to install and configure a toolchain for 32-bit architectures that allow the execution of software compiled in C on the designed processor are detailed, as well as the development of an application with a graphic interface that allows compiling the software and load the generated files in a simple way in the processor. The testbenches that have been executed on the processor are also shown to check its correct operation and compare the performance of the Single Cycle and Multi Cycle versions. en_EN
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reconocimiento - No comercial (by-nc) es_ES
dc.subject RISC-V es_ES
dc.subject FPGA es_ES
dc.subject IP es_ES
dc.subject System Verilog es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.subject.other Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació es_ES
dc.title Desarrollo de un módulo IP de procesador RISC-V en System Verilog es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.description.bibliographicCitation Segarra Górriz, I. (2019). Desarrollo de un módulo IP de procesador RISC-V en System Verilog. http://hdl.handle.net/10251/127830 es_ES
dc.description.accrualMethod TFGM es_ES
dc.relation.pasarela TFGM\112766 es_ES


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