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dc.contributor.advisor | Montalva Subirats, José Miguel | es_ES |
dc.contributor.author | Montagud Catalá, Miguel Ángel | es_ES |
dc.date.accessioned | 2020-04-15T10:34:45Z | |
dc.date.available | 2020-04-15T10:34:45Z | |
dc.date.created | 2018-06-24 | |
dc.date.issued | 2020-04-15 | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/140723 | |
dc.description.abstract | [ES] Hoy día la Verificación y Validación (V&V) de los software de control está obteniendo un gran significado en los sistemas productivos, por fín se asume que aplicar un estudio profundo en este asunto podría significar considerablemente una mejora de la eficiencia de los procesos productivos. La V&V se ha convertido en una necesidad a causa de las presiones que crea la competitividad en la demanda del mercado. Hasta ahora las empresas productivas esquivan esta clase de presiones por medio del "testeo". Pero no es lo bastante preciso ya que el "testeo" es una metodología heurística y no está basada en teorías científicas. Esta tésis propone otra metodología diferente -un método que consiste en la abstracción del objeto controlado en una representación formal, -más conocido como "Formalización". La Formalización permite obtener mucha más información del sistema que posteriormente puede servir para mejorar los procesos productivos más eficientemente. En esta tésis, se prueban los beneficios de la Formalización aplicando esta metodología en un caso real. Posteriormente, se extraerá toda la información necesaria mediante la "comprobación de modelos". Entre esta información se encuentra el espacio de estados y el diagrama de tiempos del sistema. Por último, también se propone y se muestra una de las posibles apliaciones de uso que se le puede dar a los métodos formales -la simulación del sistema en una representación visual. | es_ES |
dc.description.abstract | [EN] Verification and Validation (V&Y) of control software is nowadays assuming great significance in manufacturing systems, for it has been finally understood that a thorough study on this subject could mean a considerable improvement in the efficiency of production processes. For this reason V&V has become a necessity due to the pressures of market demand. Manufacturing companies tend to solve these market pressures by the use of testing. But it is not quite correct, due to the fact that testing is a heuristic methodology and it has not a scientific foundation. This thesis proposes another different methodology a method consisting in the abstraction of the controlled object in a formal representation, better known as "formalization". By means of formalization much more system information can be obtained and be used in the improvement of the efficiency of production processes. In this thesis the benefits of formalization are proven by the application of the methodology in a real case. It means that the formalization of a case study will be developed obtaining significant results that will prove their own benefits. After the formalization the system can be subjected to model-checking where a lot of information can be extracted from. One of the results of this thesis is the obtaining of the state space and the timing diagram of the system. Furthermore in this thesis it is highlighted and exposed one of the possible applications of formal methods the system simulation in a visual representation. | es_ES |
dc.language | Inglés | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.subject | Formalización | es_ES |
dc.subject | Visualización | es_ES |
dc.subject | Línea de producción automática | es_ES |
dc.subject | Verificación y validación | es_ES |
dc.subject | Comprobación de modelos | es_ES |
dc.subject | Sistema en bucle cerrado | es_ES |
dc.subject | DEDS | es_ES |
dc.subject | TNCES | es_ES |
dc.subject | FASTorium | es_ES |
dc.subject | MNG | es_ES |
dc.subject | Formalization | es_ES |
dc.subject | Visualization | es_ES |
dc.subject | Automatic production line | es_ES |
dc.subject | Verification and Validation | es_ES |
dc.subject | Model-checking | es_ES |
dc.subject | Closed-loop system | es_ES |
dc.subject.classification | INGENIERIA DE LA CONSTRUCCION | es_ES |
dc.subject.other | Máster Universitario en Ingeniería Industrial-Màster Universitari en Enginyeria Industrial | es_ES |
dc.title | FORMALIZACIÓN Y VISUALIZACIÓN DE UNA LÍNEA DE PRODUCCIÓN AUTOMÁTICA | es_ES |
dc.title.alternative | FORMALIZATION AND VISUALIZATION OF AN AUTOMATIC PRODUCTION LINE | es_ES |
dc.type | Tesis de máster | es_ES |
dc.rights.accessRights | Cerrado | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería de Sistemas y Automática - Departament d'Enginyeria de Sistemes i Automàtica | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros Industriales - Escola Tècnica Superior d'Enginyers Industrials | es_ES |
dc.description.bibliographicCitation | Montagud Catalá, MÁ. (2018). FORMALIZACIÓN Y VISUALIZACIÓN DE UNA LÍNEA DE PRODUCCIÓN AUTOMÁTICA. http://hdl.handle.net/10251/140723 | es_ES |
dc.description.accrualMethod | TFGM | es_ES |
dc.relation.pasarela | TFGM\91618 | es_ES |