Diseño de un convertidor analógico-digital de aproximaciones sucesivas de bajo consumo y área reducida

Abstract

El Proyecto Fin de Carrera aquí presentado se enmarca en el ámbito del diseño microelectrónico, concretamente en el área de los sistemas integrados mixtos. El objeto del mismo es el estudio y diseño de un convertidor analógico-digital de aproximaciones sucesivas de bajo consumo y área reducida usando la tecnología CMOS de 0.35¿m de Austriamicrosystems. Así como el aprendizaje y entrenamiento en el uso de las herramientas de diseño microelectrónico de Cadence y el kit de diseño de Austriamicrosystems. El convertidor a implementar se encuentra dentro del grupo de los denominados convertidores analógico-digital de aproximaciones sucesivas (SAR ADC), los cuales se basan en el uso de un algoritmo de búsqueda por aproximaciones sucesivas (SAR) aplicado sobre un convertidor digital-analógico (DAC) y un comparador, para encontrar, tras varias iteraciones, el código digital de N bits que mejor representa la señal analógica de entrada. Para este proyecto se ha optado por utilizar una topología SAR fully-differential de 12 bits, a la cual se le han impuesto especificaciones de: bajo consumo (~30¿A) y área reducida (~0.4mm2), todo ello con un objetivo de throughput de 10kSPS. Teniendo en cuenta estas especificaciones, muy restrictivas en cuanto a área se refiere, se ha optado por implementar una solución basada en un DAC capacitivo de dimensiones extremadamente reducidas, acompañado de un sistema de auto-calibración, para compensar los problemas de linealidad derivados del pobre matching entre las capacidades tan pequeñas del DAC. Para satisfacer las necesidades de consumo, la gran parte del esfuerzo se ha centrado en el diseño del comparador, ajustando su velocidad para conseguir los 10kSPS y un consumo verdaderamente reducido, además de incorporar un circuito de cancelación de offset para obtener la precisión que se requiere al trabajar en un ADC de 12 bits. En cuanto a la implementación del algoritmo de búsqueda SAR y del sistema de auto-calibración, se ha diseñado un bloque digital con la máquina de estados que genera la secuencia necesaria para la ejecución del algoritmo SAR junto al proceso de calibración del DAC. La característica más relevante de este proyecto es la incorporación de un sistema de calibración del DAC, permitiendo de esta forma el uso de DAC¿s con requerimientos de matching menores, lo que posibilita la obtención de resoluciones mayores con un área más reducida. El uso del sistema de calibración no es gratuito, pues la complejidad del diseño aumenta considerablemente y se requiere de registros de memoria para almacenar información de calibración, sin embargo, el precio a pagar por el uso de un sistema de calibración es rídiculo en comparación con las ventajas, en forma de reducción del área del DAC, que éste aporta.