Diseño e Implementación en FPGA de un turbo decodificador para HSDPA

Abstract

[ES] Este trabajo aborda el diseño de un turbo decodificador para el estándar 3.5G (HSDPA) partiendo desde la teoría de los códigos convolucionales. Se han estudiado los algoritmos para decodificación existentes en la literatura y se han modelado en Matlab para evaluar sus prestaciones. El algoritmo seleccionado ha sido el max-log-MAP mejorado, por su equilibrio entre complejidad y prestaciones. Debido a la naturaleza iterativa de los algoritmos para turbo decodificación, se han tenido que buscar técnicas de normalización para evitar el desbordamiento, no deseable, que podrían llegar a sufrir los datos. Se ha diseñado una arquitectura parcialmente paralela y se ha implementado en un dispositivo de lógica programable- FPGA. Se ha obtenido una tasa de decodificación de 18 Mbps que cumple con los requisitos del estándar HSDPA, con un área de 488 slices 11 BSRAMs.

[EN] In this work, the design of a turbo decoder for the 3.5G (HSDPA) standard is presented. We have first studied the convolutional codes theory, then, the turbo codes algorithm, from recent literature, were evaluated by simulation in Matlab: the codes were modelled and simulated for a A WGN channel. The max-log-MAP algorithm achieves the best trade-off between performance and complexity. The iterative nature ofthe turbo decode algorithm produces overflows, then, we had to look for different altematives to avoid them. Finally, we have proposed a partially parallel architecture which has been implemented in an FPGA device. The decoder implementation can achieve 18 of · with an area of 488 slices and 11 BSRAM