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Simulación de tipos de datos Arrays de systemVerilog

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Simulación de tipos de datos Arrays de systemVerilog

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Gadea Gironés, R. (2016). Simulación de tipos de datos Arrays de systemVerilog. http://hdl.handle.net/10251/74692

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Metadatos del ítem

Título: Simulación de tipos de datos Arrays de systemVerilog
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Caracterización de las diferencias entre arrays, arrays dinámicos y arrays asociativos en systemVeirlog
Palabras clave: Arrays , Systemverilog , Verificacion
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Editorial:
Universitat Politècnica de València
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=d3dd6220-8a40-11e6-a5d4-6b776c476489
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Uso basado en una visualización pausada
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Dificultad media
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 19 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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