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Verificación SystemVerilog: Cobertura funcional

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Verificación SystemVerilog: Cobertura funcional

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Gadea Gironés, R. (2016). Verificación SystemVerilog: Cobertura funcional. http://hdl.handle.net/10251/75146

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Metadatos del ítem

Título: Verificación SystemVerilog: Cobertura funcional
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Este objeto de aprendizaje caracteriza los diferentes visualizadores asociados a cobertura funcional en la herramienta questasim
Palabras clave: systemverilog Cobertura funcional
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Editorial:
Universitat Politècnica de València
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=4d2dc7e0-8b96-11e6-984c-af2e93275e05
Tipo de recurso educativo: Screencast
Descripción acerca del uso: El uso se realiza mediante visualización pausada
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Dificultad media
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 10 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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