Simulación Verilog, observación de resultados con retardos

Gadea Gironés, Rafael2017-05-192017-05-192017-05-19https://riunet.upv.es/handle/10251/81476La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos verificar y su efecto en los procedimientos de chequeo de resultados .Reconocimiento (by)Verilog Simulación observabilidad retardosTECNOLOGIA ELECTRONICASimulación Verilog, observación de resultados con retardosObjeto de aprendizaje3307 - Tecnología electrónicaAbierto