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Listar por autor "López Rodríguez, Pedro Juan"

Mostrando ítems 1-20 de 62

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A Family of Fault-Tolerant Efficient Indirect Topologies

Bermúdez Garzón, Diego Fernando; Gómez Requena, Crispín; Gómez Requena, María Engracia; López Rodríguez, Pedro Juan; Duato Marín, José Francisco (Institute of Electrical and Electronics Engineers (IEEE), 2016-04)

On the one hand, performance and fault-tolerance of interconnection networks are key design issues for high performance computing (HPC) systems. On the other hand, cost should be also considered. Indirect topologies are ...
A fault-tolerant routing strategy for k-ary n-direct s-indirect topologies based on intermediate nodes

Peñaranda Cebrián, Roberto; Gómez Requena, María Engracia; López Rodríguez, Pedro Juan; Gran, Ernst Gunnar; Skeie, Tor (John Wiley & Sons, 2017)

[EN] Exascale computing systems are being built with thousands of nodes. The high number of components of these systems significantly increases the probability of failure. A key component for them is the interconnection ...
A HoL-blocking aware mechanism for selecting the upward path in fat-tree topologies

Gómez Requena, Crispín; Gilabert Villamón, Francisco; Gómez Requena, María Engracia; López Rodríguez, Pedro Juan; Duato Marín, José Francisco (Springer Verlag (Germany), 2015-07)

Large cluster-based machines require efficient high-performance interconnection networks. Routing is a key design issue of interconnection networks. Adaptive routing usually outperforms deterministic routing at the expense ...
A Sequentially Consistent Multiprocessor Architecture for Out-of-Order Retirement of Instructions

Ubal Tena, Rafael; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Kaeli, David (Institute of Electrical and Electronics Engineers (IEEE), 2012-08)

Out-of-order retirement of instructions has been shown to be an effective technique to increase the number of in-flight instructions. This form of runtime scheduling can reduce pipeline stalls caused by head-of-line blocking ...
A survey and evaluation of topology-agnostic deterministic routing algorithms

Flich Cardo, José; Skeie, . Tor; Mejia, Andres; Lysne, . Olav; López Rodríguez, Pedro Juan; Robles Martínez, Antonio; Duato Marín, José Francisco; Koibuchi, . Michihiro; Rokicki, . Tomas; Sancho, . Jose Carlos (Institute of Electrical and Electronics Engineers (IEEE), 2012)

Most standard cluster interconnect technologies are flexible with respect to network topology. This has spawned a substantial amount of research on topology-agnostic routing algorithms, which make no assumption about the ...
Algoritmo de Tomasulo

Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Sáez Barona, Sergio (Universitat Politècnica de València, 2019-07-09)

El objeto de aprendizaje comienza con una breve introducción sobre el manejo del simulador del procesador con ejecución de instrucciones fuera de orden, para luego especificar los objetivos del laboratorio. Los objetivos ...
Cluster de alta disponibilidad y equilibrado de carga para la aplicación FarHos

Flores Soriano, Pablo (Universitat Politècnica de València, 2020-10-23)

[ES] El siguiente proyecto configura un clúster de alta disponibilidad con equilibrado de carga que permite garantizar un funcionamiento ininterrumpido al eliminar los puntos únicos de fallo y crecer en prestaciones añadiendo ...
Combining RAM technologies for hard-error recovery in L1 data caches working at very-low power modes

Lorente Garcés, Vicente Jesús; Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; Canal, Ramón; López Rodríguez, Pedro Juan; Duato Marín, José Francisco (IEEE, ACM, 2013-03-18)

Low-power modes in modern microprocessors rely on low frequencies and low voltages to reduce the energy budget. Nevertheless, manufacturing induced parameter variations can make SRAM cells unreliable producing hard ...
Combining Recency of Information with Selective Random and a Victim Cache in Last-Level Caches

Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Duato Marín, José Francisco (Association for Computing Machinery (ACM), 2012)

Memory latency has become an important performance bottleneck in current microprocessors. This problem aggravates as the number of cores sharing the same memory controller increases. To palliate this problem, a common ...
Configuración, optimización y evaluación de un servidor de alta disponibilidad con equilibrado de carga

Jaramillo Garófalo, Abraham (Universitat Politècnica de València, 2016-07-25)

[ES] En los últimos años el crecimiento en la demanda de los servicios de Internet ha motivado un cambio en la arquitectura de los servidores, que con frecuencia han pasado a implementarse mediante clusters como una buena ...
Desarrollo de soporte de cálculo para Unidad Vectorial de RISCV

Mas Faus, Ferran (Universitat Politècnica de València, 2024-07-29)

[ES] El presente trabajo tiene como objetivo el diseño, desarrollo y verificación de una unidad de cálculo vectorial segmentada para una arquitectura vectorial basada en RISC-V. La unidad de cálculo propuesta ofrece soporte ...
Desarrollo de Soporte de Redes Recurrentes en Plataforma de Entrenamiento

Díaz Bou, Pere (Universitat Politècnica de València, 2021-09-28)

[ES] La investigación en inteligencia artificial está creciendo a un ritmo constante y gracias a ello, se están resolviendo problemas que hasta hace poco parecían imposibles. Las Redes Neuronales son unos de los algoritmos ...
Desarrollo de un Procesador de Altas Prestaciones para una Arquitectura Multinúcleo en FPGA #2

Picornell Sanjuan, Tomás (Universitat Politècnica de València, 2015-07-31)

[ES] En este trabajo se diseña e implementa un procesador con ejecución fuera de orden siguiendo como modelo el algoritmo de Tomasulo. El procesador es reconfigurable y permite tanto la instanciación de un número variable ...
Desarrollo de un procesador de altas prestaciones para una arquitectura multinúcleo en FPGAs #1

Guaita Masiá, Francisco (Universitat Politècnica de València, 2015-07-31)

[ES] En este trabajo se diseña e implementa un procesador con ejecución fuera de orden siguiendo como modelo el algoritmo de Tomasulo. El procesador es reconfigurable y permite tanto la instanciación de un número variable ...
Desarrollo de un Procesador de Altas Prestaciones para una Arquitectura Multinúcleo en FPGAs #3

Lozano Torres, Raúl (Universitat Politècnica de València, 2015-07-31)

[ES] En este trabajo se diseña e implementa un procesador con ejecución fuera de orden siguiendo como modelo el algoritmo de Tomasulo. El procesador es reconfigurable y permite tanto la instanciación de un número variable ...
Desarrollo de una interfaz web para un simulador de procesadores superescalares

Rodriguez Real, Rafael (Universitat Politècnica de València, 2020-10-19)

[ES] En este Trabajo Fin de Grado se diseña y desarrolla una interfaz web de una sóla página (SPA), destinada a ser la parte visual de un simulador de procesadores superescalares para uso docente. Mediante la interfaz, ...
Desarrollo de una unidad de cálculo vectorial para el procesador RISCV

Chinesta Núñez, Daniel (Universitat Politècnica de València, 2024-07-30)

[ES] A lo largo de los últimos años han surgido y evolucionado tecnologías complejas que requieren de una alta capacidad de cómputo para poder funcionar. Esto ha generado un contexto tecnológico en el que se buscan ...
Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow

Tamarit Camarero, Cecilio César (Universitat Politècnica de València, 2020-09-28)

[ES] Dada la actual necesidad de innovación a nivel arquitectural, es necesario contar con herramientas y metodologías eficientes para validar y evaluar nuevos diseños. En el ámbito de este TFM se ha diseñado e implementado ...
DESIGN OF EFFICIENT PACKET MARKING-BASED CONGESTION MANAGEMENT TECHNIQUES FOR CLUSTER INTERCONNECTS

Ferrer Pérez, Joan Lluís (Universitat Politècnica de València, 2012-12-19)

El crecimiento de los computadores paralelos basados en redes de altas prestaciones ha aumentado el interés y esfuerzo de la comunidad investigadora en desarrollar nuevas técnicas que permitan obtener el mejor rendimiento ...
Design of Hybrid Second-Level Caches

Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Duato Marín, José Francisco (Institute of Electrical and Electronics Engineers (IEEE), 2015-07)

In recent years, embedded dynamic random-access memory (eDRAM) technology has been implemented in last-level caches due to its low leakage energy consumption and high density. However, the fact that eDRAM presents slower ...