Gadea Gironés, Rafael; Rocabado-Rocha, José Luis; Fe, Jorge; Monzó Ferrer, José María(MDPI AG, 2024-01)
[EN] Artificial intelligence (AI) is one of the most promising technologies based on machine learning algorithms. In this paper, we propose a workflow for the implementation of deep neural networks. This workflow attempts ...
Martínez Sánchez, Pablo(Universitat Politècnica de València, 2021-10-11)
[ES] El objetivo del presente trabajo es adaptar un core IP de un microprocesador RISC-V segmentado para que pueda ser usado en sistemas SOC basados en buses Avalon.
El core IP adaptado implementa una arquitectura ...
Valls Sansaloni, Luis(Universitat Politècnica de València, 2022-10-14)
[ES] En el presente trabajo fin de grado se describe el proceso de adaptación, migración y mejora de los scripts y testbench usados para el testeo del chip de Maxlinear de la sexta generación de Wi-Fi (IEEE 802.11ax) a la ...
Spaggiari, Michele; Herrero Bosch, Vicente; Lerche, Christoph Werner; Aliaga Varea, Ramón José; Monzó Ferrer, José María; Gadea Gironés, Rafael(IOP Publishing: Hybrid Open Access, 2011-01)
In this article we introduce AMIC (Analog Moments Integrated Circuit), a novel analog Application Specific Integrated Circuit (ASIC) front-end for Positron Emission Tomography (PET) applications. Its working principle is ...
Bachiller Martin, Maria Carmen; Monzó Ferrer, José María; Rey, Beatriz(MDPI AG, 2023-03)
[EN] The way that the new generations approach cultural contents changed dramatically. The audiovisual language substituted traditional media. Museums face now an important challenge to survive as cultural referents in ...
Sánchez Alfaro, Marc(Universitat Politècnica de València, 2022-10-15)
[ES] El presente TFG busca desarrollar un banco de pruebas mediante un entorno o gestor Python denominado VUNIT que permita automatizar la verificación de un microprocesador RISC-V descrito en HDL que cumpla un juego de ...
Barros Magdalena, María(Universitat Politècnica de València, 2019-11-26)
[ES] El objetivo de esta investigación es el estudio y evaluación de la aplicación del catalizador gastado de craqueo catalítico (FCC) como posible material de intervención en edificios patrimoniales de tierra.
Cuando ...
Moraga Gómez, Rafael(Universitat Politècnica de València, 2021-10-11)
[ES] En el presente trabajo, se parte de los resultados de un proyecto anterior, en el cual se desarrolló en Unity un sistema de realidad virtual para rehabilitación motora, centrado en la parte de entrenamiento. El presente ...
Anoffo, Yari Mirko(Universitat Politècnica de València, 2019-08-01)
[ES] El trabajo que se plantea consiste en el desarrollo de un entorno virtual para realización de entrenamiento motor para rehabilitación motora basado en el sistema de realidad virtual Oculus Rift combinado con el sistema ...
Compadre Ochando, Juan(Universitat Politècnica de València, 2019-10-09)
[ES] En la evaluación de distintos chips es necesario generar patrones en sus señales de entrada y comprobar que las de salida sean correctas. Estos patrones deben cubrir todas las posibilidades del chip para asegurar su ...
Segarra Górriz, Izan(Universitat Politècnica de València, 2019-10-09)
[ES] El objetivo fundamental del presente trabajo es desarrollar un core IP de procesador RISC-V en SystemVerilog que soporte de manera completa el ISA (Instruction Set Architecture) RV32IM, tanto en su versión Single ...
Martínez Muñoz, Ángel(Universitat Politècnica de València, 2019-05-06)
[ES] A partir de la prueba de concepto realizada en un TFG anterior sobre el uso de la Realidad Aumentada para la visita al Mueso de la Telecomunicación, se pretende desarrollar una aplicación plenamente funcional que ...
Fontes Albeza, Alejandro(Universitat Politècnica de València, 2023-10-05)
[ES] Existen múltiples aplicaciones para entrenamiento motor con distintos tipos de ejercicios y distintas posibilidades de trabajo físico. Sin embargo, la mayoría de ellas no incorporan un sistema de registro de movimientos ...
Ravelo Mederos, Álvaro(Universitat Politècnica de València, 2020-10-19)
[ES] El objetivo de este Trabajo Fin de Máster es desarrollar una Verification IP (VIP). Una VIP es una IP desarrollada utilizando lenguajes de descripción hardware (HDL) que tiene como finalidad garantizar el correcto ...
Andújar Muñoz, Sofía(Universitat Politècnica de València, 2023-10-05)
[ES] El objetivo de este trabajo fin de grado es el diseño y verificación de una Verification Intelectual Property (VIP) del protocolo Open Core Protocol (OCP) utilizando la metodología Universal Verification Methodology ...
Rey, Beatriz; Rodriguez Ortega, Alejandro; LLORENS-BUFORT, ENRIQUE; TEMBL, JOSE; MUÑOZ, MIGUEL ANGEL; MONTOYA, PEDRO JOSÉ; Herrero Bosch, Vicente; Monzó Ferrer, José María(MDPI AG, 2018)
[EN] Neurofeedback is a self-regulation technique that can be applied to learn to voluntarily control cerebral activity in specific brain regions. In this work, a Transcranial Doppler-based configurable neurofeedback system ...
Seguí Pérez, Mireia(Universitat Politècnica de València, 2023-10-05)
[ES] El presente trabajo de fin de grado ha sido desarrollado en la empresa Maxlinear. El objetivo de este es desarrollar el diseño de una Verificacion IP (VIP) para comprobar el funcionamiento de interfaces que utilicen ...
González Martínez, Antonio Javier; Conde, P.; Hernández Hernández, Liczandro; Herrero Bosch, Vicente; Moliner Martínez, Laura; Monzó Ferrer, José María; Orero Palomares, Abel; Peiró Cloquell, Antonio; Rodríguez-Alvarez, M.J.; Ros García, Ana; Sánchez Martínez, Filomeno; Soriano Asensi, Antonio; Vidal San Sebastián, Luis Fernando; Benlloch Baviera, Jose María(Elsevier, 2013-02-21)
In this paper we describe the overall design of a PET–MR system for head imaging within the
framework of the DREAM Project as well as the first detector module tests. The PET system design
consists of 4 rings of 16 ...
[EN] Virtual Reality (VR) is a technology that has been used to provide the Mirror Visual Feedback (MVF) illusion to patients with promising results. In the present work, the goal is to design, develop and test a portable ...
Ramón Alamán, David(Universitat Politècnica de València, 2023-07-11)
[EN] The present work develops, in System Verilog, a RISC-V IP core, both single-cycle and multi-cycle, employing the RV32I (32-bit integer handling RISC-V architecture) ISA (Instruction Set Architecture). A PID controller ...