Fuster Signes, Salvador(Universitat Politècnica de València, 2013-09-27)
El objetivo de este proyecto de final de carrera es del diseño, en VHDL,
de un transmisor y un receptor en dos FPGA. El transmisor, programado en
una FPGA, transmite unos datos en serie, que los obtiene de una señal
analógica ...