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Listar por palabra clave "Decoder"

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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    A 630 Mbps non-binary decoder for FPGA 
    Lacruz Jucht, Jesús Omar; García Herrero, Francisco Miguel; Canet Subiela, Mª José; Valls Coquillat, Javier; Pérez Pascual, Mª Asunción (IEEE, 2015-07)
    A high-speed non-binary LDPC decoder based on Trellis Min-Max algorithm with layered schedule is presented. The proposed approach compresses the check-node output messages into a reduced set, decreasing the number of ...
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    Architecture of Generalized Bit-Flipping Decodingfor High-Rate Non-binary LDPC Codes 
    García Herrero, Francisco Miguel; Canet Subiela, Mª José; Valls Coquillat, Javier (Springer Verlag (Germany), 2013-04)
    A VLSI architecture for the generalized bit-flipping decoding algorithm for non-binary low-density parity-check codes is proposed in this paper. The tentative decoding steps of the algorithm have been modifed to avoid ...
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    Diseño e implementación de un procesador de audio implementado en hardware 
    Valls Blasco, Rubén (Universitat Politècnica de València, 2013-02-20)
    [ES] La tesina pretende estudiar la viabilidad del diseño de un procesador de audio implementado en hardware, usando para ello dispositivos FPGA, así como la implementación de un decodificador MP3 que permita tanto la ...
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    Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas 
    Mascarell Català, Ferran (Universitat Politècnica de València, 2013-11-27)
    The Low-Density Parity-Check codes (LDPC) have been included in most of the comunicaction standars mainly due to two facts. First, their error correction capability is very high, making the data transmision rate close ...