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Desarrollo de un constructor de bancos de pruebas para la verificación formal de interfaces de comunicaciones de circuitos integrados.

Barrera Comeche, Vicente (Universitat Politècnica de València, 2024-09-26)

[ES] La verificación formal es una verificación muy usada en la verificación de interfaces y componentes sencillos en empresas de microelectrónica, esta verificación a diferencia de las típicas verificaciones funcionales ...
Ejecución simbólica como herramienta de análisis

Pardo Pont, Daniel (Universitat Politècnica de València, 2015-03-25)

[ES] El análisis automático de software permite verificar que un programa cumpla una serie de propiedades deseables sin intervención humana, aportando agilidad al proceso de ingeniería y reduciendo los riesgos del software ...

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