Buscar en RiuNet

Listar

Todo RiuNet

Mi cuenta

Acceder

Ayuda RiuNet

Admin. UPV

Listar por palabra clave "RISC-V"

Mostrando ítems 1-13 de 13

Adaptación de una implementación de microprocesador RISCV segmentado para ser usada en sistemas SOC basados en un estándar de bus Avalon.

Martínez Sánchez, Pablo (Universitat Politècnica de València, 2021-10-11)

[ES] El objetivo del presente trabajo es adaptar un core IP de un microprocesador RISC-V segmentado para que pueda ser usado en sistemas SOC basados en buses Avalon. El core IP adaptado implementa una arquitectura ...
Analizador de gadgets ROP para la arquitectura RISC-V

Comes Sanchis, Josep (Universitat Politècnica de València, 2022-10-07)

[ES] A raíz del desarrollo de la técnica de protección NX (Non eXecutable), el uso de shellcodes para la ejecución de código arbitrario se vio seriamente afectado. Fruto de esta limitación, los atacantes desarrollaron ...
Automatización mediante VUNIT de la verificación de microprocesadores RISC-V descritos en HDL.

Sánchez Alfaro, Marc (Universitat Politècnica de València, 2022-10-15)

[ES] El presente TFG busca desarrollar un banco de pruebas mediante un entorno o gestor Python denominado VUNIT que permita automatizar la verificación de un microprocesador RISC-V descrito en HDL que cumpla un juego de ...
BAFFI: a bit-accurate fault injector for improved dependability assessment of FPGA prototypes

Tuzov, Ilya; de-Andrés-Martínez, David; Ruiz, Juan Carlos; Hernández Luz, Carles (IEEE, 2023-04-19)

[EN] FPGA-based fault injection (FFI) is an indispensable technique for verification and dependability assessment of FPGA designs and prototypes. Existing FFI tools make use of Xilinx essential bits technology to locate ...
Desarrollo de soporte de cálculo para Unidad Vectorial de RISCV

Mas Faus, Ferran (Universitat Politècnica de València, 2024-07-29)

[ES] El presente trabajo tiene como objetivo el diseño, desarrollo y verificación de una unidad de cálculo vectorial segmentada para una arquitectura vectorial basada en RISC-V. La unidad de cálculo propuesta ofrece soporte ...
Desarrollo de un módulo IP de procesador RISC-V en System Verilog

Segarra Górriz, Izan (Universitat Politècnica de València, 2019-10-09)

[ES] El objetivo fundamental del presente trabajo es desarrollar un core IP de procesador RISC-V en SystemVerilog que soporte de manera completa el ISA (Instruction Set Architecture) RV32IM, tanto en su versión Single ...
Development of a RISC-V processor optimized for control applications to be used in the levitation system of Hyperloop

Ramón Alamán, David (Universitat Politècnica de València, 2023-07-11)

[EN] The present work develops, in System Verilog, a RISC-V IP core, both single-cycle and multi-cycle, employing the RV32I (32-bit integer handling RISC-V architecture) ISA (Instruction Set Architecture). A PID controller ...
Diseño de un banco de pruebas para automatizar la verificación de microprocesadores RISC-V descritos en HDL mediante uso de metodología UVM.

Barrera Comeche, Vicente (Universitat Politècnica de València, 2022-10-14)

[ES] El presente TFG busca desarrollar un banco de pruebas mediante la metodología UVM que permita automatizar la verificación de un microprocesador RISC-V descrito en HDL que cumpla un juego de instrucciones determinado. RISCV ...
Generación automática de núcleos computacionales para redes neuronales

Alaejos López, Guillermo (Universitat Politècnica de València, 2022-04-27)

[ES] El auge en la aplicación de redes neuronales profundas (RNPs) en una gran variedad de campos científicos ha propiciado su uso no solo en servidores de cómputo sino también en dispositivos de bajo consumo. Los cálculos ...
Implementación del módulo de gestión de excepciones del procesador RISC-V sobre una FPGA

Sánchez Reinosa, Marcos (Universitat Politècnica de València, 2023-10-05)

[ES] La arquitectura de procesadores RISC-V está en plena expansión. Bajo los principios de especificaciones abiertas y una arquitectura de set de instrucciones sencilla pero potente, RISC-V está penetrando en el mercado, ...
Improving the Robustness of Redundant Execution with Register File Randomization

Tuzov, Ilya; Andreu, Pablo; Medina, Laura; Picornell-Sanjuan, Tomás; Robles Martínez, Antonio; López Rodríguez, Pedro Juan; Flich Cardo, José; Hernández Luz, Carles (IEEE, 2021-11-04)

[EN] Staggered Redundant execution (SRE) is a fault-tolerance mechanism that has been widely deployed in the context of safety-critical applications. SRE not only protects the system in the presence of faults but also helps ...
Integració d'una unitat de coma flota en procesador RISC-V

Salvá Grimalt, Xavier (Universitat Politècnica de València, 2023-09-27)

[CA] El joc d’instruccions RISC-V és un joc d’instruccions lliure que permet que se’l faja servir sense haver de pagar regalies. Això el fa especialment atractiu tant per l’acadèmia com per la indústria i és per això que ...
Verificación física de implementaciones del microprocesador RISC-V mediante plataforma embebida basada en FPGA

Zomeño Tortajada, Alejandro (Universitat Politècnica de València, 2020-10-19)

[ES] Proyecto de desarrollo de un sistema de verificación de implementaciones HDL del microprocesador RISC mediante una plataforma embebida PYNQ basada en FPGA de la serie ZINQ, que disponen en su interior de cores ARM. ...