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Listar por palabra clave "SystemVerilog"

Mostrando ítems 1-14 de 14

Desarrollo de una VIP en un entorno UVM para la verificación de IPs que implementen el protocolo de comunicación PCIe

Ravelo Mederos, Álvaro (Universitat Politècnica de València, 2020-10-19)

[ES] El objetivo de este Trabajo Fin de Máster es desarrollar una Verification IP (VIP). Una VIP es una IP desarrollada utilizando lenguajes de descripción hardware (HDL) que tiene como finalidad garantizar el correcto ...
Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology.

Seguí Pérez, Mireia (Universitat Politècnica de València, 2023-10-05)

[ES] El presente trabajo de fin de grado ha sido desarrollado en la empresa Maxlinear. El objetivo de este es desarrollar el diseño de una Verificacion IP (VIP) para comprobar el funcionamiento de interfaces que utilicen ...
Development of a RISC-V processor optimized for control applications to be used in the levitation system of Hyperloop

Ramón Alamán, David (Universitat Politècnica de València, 2023-07-11)

[EN] The present work develops, in System Verilog, a RISC-V IP core, both single-cycle and multi-cycle, employing the RV32I (32-bit integer handling RISC-V architecture) ISA (Instruction Set Architecture). A PID controller ...
DISEÑO DE UN BANCO DE PRUEBA CON UVM (UNIVERSAL VERIFICATION METHODOLOGY)

Herraiz Calatayud, María (Universitat Politècnica de València, 2019-10-09)

[ES] La Metodología de Verificación Universal (UVM) es una metodología estandarizada para la verificación de diseños de circuitos integrados. Se basa en una extensa biblioteca de clases escritas en SystemVerilog a partir ...
Diseño de una metodología de verificación para el uso de scripts de Python compatibles para un entorno UVM y un entorno de verificación física de un ASIC

Fernández Bravo, Álvaro (Universitat Politècnica de València, 2021-10-11)

[ES] El presente Trabajo Fin de Máster ha sido desarrollado dentro de la empresa Maxlinear. Su objetivo principal es desarrollar una metodología que permita el uso del lenguaje de programación Python en un entorno de ...
Diseño y verificación en SystemVerilog de un módulo controlador de cache para RISC-V

Fernández Bravo, Álvaro (Universitat Politècnica de València, 2019-10-09)

[ES] Este proyecto se ha llevado a cabo para entender y analizar el funcionamiento de una memoria caché, y cómo esta puede mejorar la velocidad de acceso del procesador a memoria. En concreto, nos hemos centrado en una ...
DUST: Solución Multipropósito para Procesado HDL.

Barreras Almarcha, Héctor (Universitat Politècnica de València, 2021-10-11)

[ES] Proponemos una solución de librerías software para habilitar el análisis, modificación y virtualización programáticos de lenguajes de descripción hardware con el principal objetivo de aumentar la productividad de los ...
Evaluation and application of new Python-based frameworks for the verification of digital integrated circuits

Amutio Duarte, Alejandro (Universitat Politècnica de València, 2024-04-09)

[ES] El proceso de verificación de circuitos integrados evita la propagación de errores desde la etapa de diseño hasta el proceso de fabricación y el producto final, evitando así un gasto baldío de tiempo y recursos ...
Implementación de efectos de audio con FPGAs

Ern Triviño, Nuria (Universitat Politècnica de València, 2024-10-10)

[ES] El objetivo principal del presente proyecto es la implementación de diversos efectos de audio en un dispositivo FPGA. Para ello, se ha empleado el software Quartus Prime de Intel para el diseño, y los programas ...
SIMULACIÓN FSM: GENERACIÓNM DE ESTÍMULO AVANZADO

Gadea Gironés, Rafael (Universitat Politècnica de València, 2016-06-01)

Caracterizar las limitaciones de un procedimiento Verilog punto de partida Uso de paquetes, pasos por referencia y variables automáticas
Uso de colas con System Verilog

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-03-09)

En este objeto de aprendizaje se demuestra el funcionamiento de las operaciones básicas en el manejo de colas de Systemverilog, que suelen ser muy importantes en tareas de verificación de sistemas digitales
UVM: Creación del Test

Gadea Gironés, Rafael (2021-05-21)

Tecnología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM e inserción de los componentes del environment.
VERIFICACIÓN BASADA EN MÉTRICAS DEL DISEÑO DE UN ROIC

Melgar Beltrán, Tomás (Universitat Politècnica de València, 2024-09-26)

[ES] Este trabajo trata sobre la verificación digital de un circuito integrado encargado de proporcionar digitalmente las lecturas que le llegan de un sensor de píxeles activos. Este dispositivo está siendo desarrollado ...
Verificación basada en UVM de un subsistema de memoria OTP con corrección de errores

Fabregat López, Jorge (Universitat Politècnica de València, 2019-10-09)

[ES] Metodología de verificación mediante el sistema de clases UVM de un sub bloque funcional basado en una memoria OTP Synopsis DesignWare NVM. El bloque incluye el controlador para la memoria, sistemas de detección y ...