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Admin. UPV

Listar por palabra clave "Systemverilog"

Mostrando ítems 1-9 de 9

Aplicación de técnicas avanzadas de verificación digital a la validación de una memoria de una sola programación

Barriuso Medrano, Claudio (Universitat Politècnica de València, 2020-09-04)

[ES] Conforme avanza la industria electrónica, los circuitos integrados aumentan en complejidad. Las nuevas capacidades de fabricación permiten integrar en un chip de reducidas dimensiones gran cantidad de transistores. El ...
ASM con un solo fichero

Gadea Gironés, Rafael (2021-12-21)

Realización de ASM con un solo fichero SystemVerilog
Desarrollo de un constructor de bancos de pruebas para la verificación formal de interfaces de comunicaciones de circuitos integrados.

Barrera Comeche, Vicente (Universitat Politècnica de València, 2024-09-26)

[ES] La verificación formal es una verificación muy usada en la verificación de interfaces y componentes sencillos en empresas de microelectrónica, esta verificación a diferencia de las típicas verificaciones funcionales ...
Simulación de tipos de datos Arrays de systemVerilog

Gadea Gironés, Rafael (Universitat Politècnica de València, 2016-11-29)

Caracterización de las diferencias entre arrays, arrays dinámicos y arrays asociativos en systemVeirlog
UVM: Cobertura funcional

Gadea Gironés, Rafael (2021-05-21)

Tecnología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM y comprobación de resultados.
UVM: Observación de resultados

Gadea Gironés, Rafael (2021-05-21)

Metodología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM, introducción del modelo de referencia y monitorización de estímulos y respuestas.
UVM: radicador 2

Gadea Gironés, Rafael (Universitat Politècnica de València, 2020-06-10)

La creación de la estructura de tetstbench en UVM viene facilitada por herramientas de generación semiautomática que vamos a utilizar
UVM: Secuencia de estímulos

Gadea Gironés, Rafael (2021-05-21)

Metodología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM y aleatorización con constraints.
Verificación de un SAR ADC con UVM en un entorno DMS

Juan Cerdá, José (Universitat Politècnica de València, 2022-04-07)

[ES] El trabajo trata sobre la verificación des de cero de un conversor analógico-digital de aproximaciones sucesivas a nivel de bloque en un entorno DMS. Este bloque forma parte de un chip que va a ser desarrollado por ...