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HLS diseño y verificación básico

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HLS diseño y verificación básico

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Gadea Gironés, R. (2022). HLS diseño y verificación básico. http://hdl.handle.net/10251/180829

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Metadatos del ítem

Título: HLS diseño y verificación básico
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Diseño y verificación de hardware a partir de c++
Palabras clave: Verificación de hardware , Diseño de hardware , High Level Synthesis (HLS) , Coverificación , Codiseño
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://polimedia.upv.es/visor/?id=78d65f90-898a-11ec-91b8-753e2464e2a8
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualización del vídeo
Destinatario: Alumno
Contexto: Postgrado
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 10 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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