Mejora de las prestaciones en sistemas con memorias no volátiles

Abstract

[ES] La actual popularidad de la computación en la nube viene motivada por la gran descentralización de la carga computacional que se ha hecho dede los dispositivos personales como ordenadores o dispositivos móviles a grandes supercomputadores o clústeres. Una de las mayores problemáticas que estos sistemas de cómputo en la nube sufren es la falta de memoria principal necesaria para el cómputo. Esto se debe a que la memoria DRAM se ha estancado en su densidad de integración. Para hacer frente a este hecho,existen varias tecnologías que ofrecen ser un reemplazo a DRAM. En particular nos centramos en las memorias no volátiles de acceso aleatorio - o NVRAM - con una mayor escala de integración a cambio de peor latencia de acceso. Con tal de que estas sean un reemplazo válido hay que reducir las latencias en estas por unas similares a las presentes en DRAM. Este TFM se centra en ocultar la alta latencia de estas memorias mediante el diseño de una jerarquía de dos caches a nivel del controlador de memoria. Para ello se realizará un diseño y posterior implementación sobre un sistema simulado con tal de medir la mejora en prestaciones de este diseño.

[EN] The current trend for cloud computing is largely due to the transfer of computational load from personal devices such as computers or mobile devices towards supercomputers or clusters. One of the most important issues in these cloud systems is the required high main memory capacities. This is a consequence of DRAM memory hitting a wall on integration density. To overcome this obstacle, there are alternative memory technologies able to replace DRAM. In particular, we focus on non-volatile random access memories - or NVRAM - with a greater integration density but worse access latency. In this context, there is a need to obtain similar performance to DRAM memory in order to NVRAM become a valid alternative. This work focuses on hiding the high latencies of NVRAM memories through the design of a two-level cache hierarchy at the memory controller level. We propose such a design and implement it on a simulated system to measure its impact on performance.