DISEÑO DE UN BANCO DE PRUEBA CON UVM (UNIVERSAL VERIFICATION METHODOLOGY)

Abstract

[ES] La Metodología de Verificación Universal (UVM) es una metodología estandarizada para la verificación de diseños de circuitos integrados. Se basa en una extensa biblioteca de clases escritas en SystemVerilog a partir de la cual se pueden construir bancos de prueba altamente reutilizables y flexibles. Además, establece un conjunto de pautas a seguir en la creación de los bancos de pruebas, lo cual garantiza uniformidad y facilita su mantenimiento dentro de un equipo de ingenieros de verificación. El objetivo de este Trabajo Final de Grado es la realización de un banco de pruebas utilizando UVM para un multiplicador Shift & Add. Se probarán dos multiplicadores Shift & Add, uno será un multiplicador multiciclo y el otro un multiplicador segmentado con una cadencia de un ciclo de reloj. De esta forma comprobaremos la gran capacidad de reutilización que tienen los bancos de pruebas realizados con UVM. Con el fin de desarrollar el proyecto se han utilizados las herramientas SystemVerilog-VHDL-Assistant y QuestaSim para la creación del banco de pruebas y su simulación respectivamente.

[EN] The Universal Verification Methodology (UVM) is a standardized methodology for verifying integrated circuit designs. It is based on an extensive class library written in SystemVerilog from which highly reusable and flexible test benches can be built. In addition, it establishes a set of guidelines to follow in the creation of the test benches, which guarantees the uniformity of the test bench and facilitates its maintenance within a team of verification engineers.

The objective of this Final Degree Project is to carry out a test bench using UVM for a Shift & Add multiplier. Two Shift & Add multipliers will be tested, one will be a multi-cycle multiplier and the other a segmented multiplier with a cadence of one clock cycle. In this way we will check the great capacity of reuse that the test benches made with UVM have. In order to develop the project, the SystemVerilog-VHDL-Assistant and QuestaSim tools have been used for the creation of the test bench and its simulation respectively.