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DISEÑO DE UN BANCO DE PRUEBA CON UVM (UNIVERSAL VERIFICATION METHODOLOGY)

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DISEÑO DE UN BANCO DE PRUEBA CON UVM (UNIVERSAL VERIFICATION METHODOLOGY)

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Herraiz Calatayud, M. (2019). DISEÑO DE UN BANCO DE PRUEBA CON UVM (UNIVERSAL VERIFICATION METHODOLOGY). http://hdl.handle.net/10251/127829

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Title: DISEÑO DE UN BANCO DE PRUEBA CON UVM (UNIVERSAL VERIFICATION METHODOLOGY)
Author: Herraiz Calatayud, María
Director(s): Gadea Gironés, Rafael
UPV Unit: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Read date / Event date:
2019-09-23
Issued date:
Abstract:
[ES] La Metodología de Verificación Universal (UVM) es una metodología estandarizada para la verificación de diseños de circuitos integrados. Se basa en una extensa biblioteca de clases escritas en SystemVerilog a partir ...[+]


[EN] The Universal Verification Methodology (UVM) is a standardized methodology for verifying integrated circuit designs. It is based on an extensive class library written in SystemVerilog from which highly reusable and ...[+]
Subjects: Verificación , UVM , SystemVerilog , Microprocesadores , Verification , Verilog System , Multiplier
Copyrigths: Cerrado
Publisher:
Universitat Politècnica de València
degree: Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació
Type: Proyecto/Trabajo fin de carrera/grado

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