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dc.contributor.advisor | Ripoll Ripoll, José Ismael | es_ES |
dc.contributor.advisor | Marco Gisbert, Héctor | es_ES |
dc.contributor.author | Lahoz Ortega, Vicente | es_ES |
dc.date.accessioned | 2020-05-04T08:40:42Z | |
dc.date.available | 2020-05-04T08:40:42Z | |
dc.date.created | 2019-09-17 | |
dc.date.issued | 2020-05-04 | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/142188 | |
dc.description.abstract | [EN] Much of the race to get faster processors has been based in the use of techniques as the speculative execution, deeper levels of cache or better jump predictors. Even though the most "classic" aspects in security, as privilege isolation or memory protection, have been well implemented, recently has been published a new "family" of vulnerabilities related with the design and/or the implementation of speculative execution, and how this affects to the internal microarchitecture of every processor. Research task about this new type of bugs and vulnerabilities, the main design problems that make processors vulnerables and also, corrective and mitigation measures needed to solve them in a proper way are the object of this work. | es_ES |
dc.description.abstract | [ES] Gran parte de la carrera por conseguir procesadores más rápidos se ha basado en el uso de técnicas como la ejecución especulativa, más niveles de memorias cache o mejores predictores de salto. Aunque los aspectos de seguridad "clásica", como la protección y separación de niveles de privilegios o la protección de memoria, sí que han sido correctamente implementados, recientemente ha aparecido una nueva "familia" de vulnerabilidades relacionada con el diseños y/o la implementación de la ejecución especulativa, y cómo esta afecta a la microarquitectura interna de cada procesador. Investigar sobre este nuevo tipo de fallos de seguridad, los problemas de diseño que los hacen vulnerables y las medidas correctivas necesarias son el objeto de este trabajo. | es_ES |
dc.language | Inglés | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.subject | Microarquitectura | es_ES |
dc.subject | Seguridad | es_ES |
dc.subject | Ejecución especulativa | es_ES |
dc.subject | Ejecución fuera de orden | es_ES |
dc.subject | Canal lateral | es_ES |
dc.subject | Microarchitecture | es_ES |
dc.subject | Security | es_ES |
dc.subject | Speculative execution | es_ES |
dc.subject | Out-of-order execution | es_ES |
dc.subject | Side-channel | es_ES |
dc.subject.classification | ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES | es_ES |
dc.subject.other | Máster Universitario en Ingeniería de Computadores y Redes-Màster Universitari en Enginyeria de Computadors i Xarxes | es_ES |
dc.title | State of the art and attack implementation against processor microarchitectures | es_ES |
dc.title.alternative | Estudio del arte e implementación de ataques contra la microarquitectura de los procesadores | es_ES |
dc.type | Tesis de máster | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors | es_ES |
dc.description.bibliographicCitation | Lahoz Ortega, V. (2019). State of the art and attack implementation against processor microarchitectures. http://hdl.handle.net/10251/142188 | es_ES |
dc.description.accrualMethod | TFGM | es_ES |
dc.relation.pasarela | TFGM\113774 | es_ES |