Convertidores de tiempo y carga a digital para front ends de SiPM

Abstract

[ES] El objetivo final de éste TFM consiste en realizar un diseño de test de un front end integrado para grandes arrays de SiPM. Como una primera aproximación se implementará el front end de un sólo canal en una tecnología típica (0.35um) para evaluar el diseño y localizar los puntos críticos de la cadena de señal analógica. En paralelo se evaluarán las topologías de TDC (Convertidore de tiempo a digital) así como los convertidores analógico digitales multicanal para proponer una combinación TDC+ADC que sea capaz de generar los valores de marca de tiempos y carga digitales asociados a cada evento detectado. El TFM tendrá dos fases: 1) Revisión de las arquitecturas TDC y propuesta de una estructura multicanal. El TDC proporcionará una marca de tiempos digital para canal disparado con una resoluciónd e 15 ps y una ventana gruesa temporal de 1s. Las señales de entrada al TDC multicanal serán las salidas "Fast" de los preamplificadores de la etapa de entrada. Será necesaria la implementación de un comparador de alta velocidad para mejorar el comportamiento de los TDC 2) Revisión de arquitecturas ADC multicanal de baja complejidad y propuesta de una estructura ADC para conversión de carga. El QDC debe proporcionar una resolución efectiva de 9 bits para cada canal disparado. El tiempo de conversión no debe exceder de 1 us, tomando en cuenta las limitaciones de la tecnología de 0.35u

[EN] The final goal of these master thesis proposals aims at carrying out a test design of an integrated front end for large arrays of SiPM. As a first approach, a single front end channel will be implemented in a 0.35um technology node to check for the feasibility of this design and locate the key points of the analog signal chain. In a parallel thread, a survey on Time to Digital Converter (TDC) topologies as well as multichannel Analog to Digital Converters will be done in order to propose an optimal set of TDC + ADC elements which will translate front end channels outputs to timestamp and charge digital data. The Master Thesis will cover two phases: 1) Review of Time to Digital Converters architectures and proposal of a multichannel input structure. The TDC must provide a digital timestamp for each triggering channel with a 15 ps resolution and a coarse timing window of 1 s. The input signals to the multichannel TDC will be that of the Fast Branches of the preamplifiers (a fast comparator will be required to enhance TDC behavior). 2) Review of medium precision lightweight multichannel ADC converters and proposal of an ADC structure for Charge Branch conversion. The QDC must provide a 9 effective bits output for each triggering channel. The conversion time must not exceed 1 us taking into account frequency limitations in the 0.35 technology kit being used in this test design.