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dc.contributor.author | Pons Escat, Lucía | es_ES |
dc.contributor.author | Selfa Oliver, Vicent | es_ES |
dc.contributor.author | Sahuquillo Borrás, Julio | es_ES |
dc.contributor.author | Petit Martí, Salvador Vicente | es_ES |
dc.contributor.author | Pons Terol, Julio | es_ES |
dc.date.accessioned | 2020-05-14T10:11:00Z | |
dc.date.available | 2020-05-14T10:11:00Z | |
dc.date.issued | 2020-05-14T10:11:00Z | |
dc.identifier.uri | http://hdl.handle.net/10251/143182 | |
dc.description.abstract | CPA is LLC (Last Level Cache) partitioning approach that performs an efficient cache space distribution among executing applications. To assign partitions (ways) of the LLC, Intel CAT is used. This policy is included in a framework named manager which is able to launch the experiments. | es_ES |
dc.description.sponsorship | This work has been partially supported by Ministerio de Ciencia, Innovación y Universidades and the European ERDF under Grant RTI2018-098156-B-C51, and Generalitat Valenciana under Grant AICO/2019/317. | es_ES |
dc.language | Inglés | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.relation.isreferencedby | https://doi.org/10.1109/TPDS.2020.2996031 | |
dc.rights | Reconocimiento - No comercial - Compartir igual (by-nc-sa) | es_ES |
dc.subject | C ++ | es_ES |
dc.subject | Intel CAT | es_ES |
dc.subject | Cache partitioning | es_ES |
dc.subject | LLC | es_ES |
dc.subject | Multicore processors | es_ES |
dc.subject | Memory hierarchy | es_ES |
dc.subject.classification | ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES | es_ES |
dc.subject.classification | LENGUAJES Y SISTEMAS INFORMATICOS | es_ES |
dc.title | Critical Phase-Aware Partitioning Approach (CPA) | es_ES |
dc.title.alternative | Phase-Aware Cache Partitioning to Target both Turnaround Time and System Performance | es_ES |
dc.type | Software | es_ES |
dc.relation.projectID | info:eu-repo/grantAgreement/AEI/Plan Estatal de Investigación Científica y Técnica y de Innovación 2017-2020/RTI2018-098156-B-C51/ES/TECNOLOGIAS INNOVADORAS DE PROCESADORES, ACELERADORES Y REDES, PARA CENTROS DE DATOS Y COMPUTACION DE ALTAS PRESTACIONES/ | |
dc.relation.projectID | info:eu-repo/grantAgreement/GVA//AICO%2F2019%2F317/ | |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Grupo de Arquitecturas Paralelas | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors | es_ES |
dc.description.bibliographicCitation | Pons Escat, L.; Selfa Oliver, V.; Sahuquillo Borrás, J.; Petit Martí, SV.; Pons Terol, J. (2020). Critical Phase-Aware Partitioning Approach (CPA). Universitat Politècnica de València. http://hdl.handle.net/10251/143182 | es_ES |
dc.type.version | info:eu-repo/semantics/submittedVersion | es_ES |
dc.contributor.funder | Generalitat Valenciana | |
dc.contributor.funder | Agencia Estatal de Investigación | es_ES |