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NIOS2: Creación de una nueva instrucción de latencia variable

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NIOS2: Creación de una nueva instrucción de latencia variable

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Gadea Gironés, R. (2020). NIOS2: Creación de una nueva instrucción de latencia variable. http://hdl.handle.net/10251/143684

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Metadatos del ítem

Título: NIOS2: Creación de una nueva instrucción de latencia variable
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Realización de una nueva instrucción para el microprocesador NIOS2. Dicha instrucción es del tipo multiciclo variable
Palabras clave: Codiseño , FPGA
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Editorial:
Universitat Politècnica de València
Tipo: Objeto de aprendizaje
URL: https://polimedia.upv.es/visor/?id=8986d540-8a3b-11ea-9b60-a34a06ae6376
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualización del procedimiento en el vídeo
Destinatario: Alumno
Contexto: Ciclo superior
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 10 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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