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Design and verification of a Systolic Array Multiplier

RiuNet: Institutional repository of the Polithecnic University of Valencia

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Design and verification of a Systolic Array Multiplier

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dc.contributor.advisor Flich Cardo, José es_ES
dc.contributor.advisor Hernández Luz, Carles es_ES
dc.contributor.author Andreu Cerezo, Pablo es_ES
dc.date.accessioned 2020-07-30T12:39:15Z
dc.date.available 2020-07-30T12:39:15Z
dc.date.created 2020-07-14
dc.date.issued 2020-07-30 es_ES
dc.identifier.uri http://hdl.handle.net/10251/149026
dc.description.abstract [EN] Artificial intelligence aims to solve much of the problems of the contemporary society that we live in. But, in order for it to be ever so prevalent, the development of efficient inference-specific chips is needed, being matrix multiplication at the core of neural network inference. So, in this work, the design, verification and characterization of an AXI-Compliant matrix multiplier will be reviewed. We range from the systolic array paradigm, to the needed steps and modules to make it fully functional, finally reaching an open-CL launchable matrix multiplication kernel that can be tested on FPGA and can be easily ported for ASIC usage. es_ES
dc.description.abstract [ES] La inteligencia artificial intenta resolver muchos de los problemas a los que se enfrenta la sociedad moderna. Pero, para que esta consiga ganar popularidad y llegar a estar presente en muchos de los aspectos de nuestras vidas, es necesario el desarrollo de chips eficientes dedicados a la inferencia en redes neuronales, siendo la multiplicación eficiente de matrices esencial para esta tarea. Por ello, en este trabajo se afronta el diseño, verificación y caracterización de un multiplicador de matrices compatible con AXI. Nos proponemos analizar desde el fundamento de la multiplicación de matrices de manera sistólica, hasta los pasos necesarios para que este sea funcional dentro del paradigma descrito. Como resultado obtenemos un kernel RTL lanzable desde OpenCl capaz de multiplicar matrices en una FPGA y siendo este fácilmente desplegable en ASIC. es_ES
dc.description.abstract [CA] La intel·ligència artificial intenta resoldre molts dels problemes als quals s’enfronta la societat moderna. Però, perquè aquesta aconsegueixi guanyar popularitat i arribar a estar present en molts dels aspectes de les nostres vides, és necessari el desenvolupament de xips eficients dedicats a la inferència en xarxes neuronals , tenint la multiplicació eficient de matrius com a component essencial per a aquesta tasca. Per això, en aquest treball s’afronta el disseny, verificació i caracterització d’un multiplicador de matrius compatible amb AXI. En aquest treball analitzem el fonament de la multiplicació de matrius de manera sistòlica, fins els passos necessaris perquè aquest sigui funcional dins el paradigma descrit. Com a resultat obtenim el nostre propi nucli RTL compatible OpenCL capaç de multiplicar matrius en una FPGA i d’aquesta manera fàcilment desplegable a un ASIC. es_ES
dc.format.extent 64 es_ES
dc.language Inglés es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reconocimiento (by) es_ES
dc.subject Systolic array es_ES
dc.subject FPGA es_ES
dc.subject Verilog es_ES
dc.subject FloPoCo es_ES
dc.subject AXI es_ES
dc.subject Vitis es_ES
dc.subject OpenCL es_ES
dc.subject Matriz sistólica es_ES
dc.subject.classification ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES es_ES
dc.subject.other Grado en Ingeniería Informática-Grau en Enginyeria Informàtica es_ES
dc.title Design and verification of a Systolic Array Multiplier es_ES
dc.title.alternative Diseño y Verificación de un Array Sistólico de Multiplicación es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escola Tècnica Superior d'Enginyeria Informàtica es_ES
dc.description.bibliographicCitation Andreu Cerezo, P. (2020). Design and verification of a Systolic Array Multiplier. http://hdl.handle.net/10251/149026 es_ES
dc.description.accrualMethod TFGM es_ES
dc.relation.pasarela TFGM\127458 es_ES


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