- -

Diseño de una metodología de verificación para el uso de scripts de Python compatibles para un entorno UVM y un entorno de verificación física de un ASIC

RiuNet: Institutional repository of the Polithecnic University of Valencia

Share/Send to

Cited by

Statistics

  • Estadisticas de Uso

Diseño de una metodología de verificación para el uso de scripts de Python compatibles para un entorno UVM y un entorno de verificación física de un ASIC

Show simple item record

Files in this item

dc.contributor.advisor Monzó Ferrer, José María es_ES
dc.contributor.advisor Carreras Areny, Judit es_ES
dc.contributor.author Fernández Bravo, Álvaro es_ES
dc.date.accessioned 2021-10-11T13:06:53Z
dc.date.available 2021-10-11T13:06:53Z
dc.date.created 2021-09-28 es_ES
dc.date.issued 2021-10-11 es_ES
dc.identifier.uri http://hdl.handle.net/10251/174412
dc.description.abstract [ES] El presente Trabajo Fin de Máster ha sido desarrollado dentro de la empresa Maxlinear. Su objetivo principal es desarrollar una metodología que permita el uso del lenguaje de programación Python en un entorno de verificación UVM. Esto posibilita la creación de un conjunto de scripts de Python para la verificación ASIC en un entorno UVM, que posteriormente serán utilizados en un entorno de pruebas real, usando los mismos tests de verificación sobre el ASIC a nivel RTL y sobre el ASIC ya construido. Esta metodología se ha desarrollado con el objetivo de verificar el ASIC, una vez fabricado, en el menor tiempo posible. La verificación en un entorno UVM aporta un mayor control en la generación de situaciones de test y en la comprobación automática del correcto funcionamiento de todas las señales del ASIC. Además, la metodología propuesta en el presente TFM permite verificar los propios scripts de Python antes de ser usados en un entorno de pruebas real. Esto facilita la verificación del entorno de pruebas antes de la fabricación del chip, eliminando la necesidad de una implementación y verificación en FPGA, verificación que es lenta y, a veces, incompatible con determinados diseños. Para llevar a cabo esta nueva metodología, es necesario exportar una serie de funciones o tasks definidas en SystemVerilog a Python. Para ello, se ha utilizado la interfaz DPI (Direct Programming Interface) entre SystemVerilog y el lenguaje C, que permite llamar funciones de C desde SystemVerilog y exportar otras desde SystemVerilog para que sean llamadas desde C. Posteriormente, mediante la herramienta SWIG (Simplified Wrapper and Interface Generator), se generará un banco de pruebas en Python que permitirá acceder a las funciones generadas en C que se comunican con el banco de pruebas en UVM o con el banco de pruebas físico. es_ES
dc.description.abstract [EN] This Master's Thesis has been developed within the company Maxlinear. Its main objective is to develop a methodology that allows the use of the Python programming language in a UVM verification environment. This enables the creation of a set of Python scripts for ASIC verification in a UVM environment, which will later be used in a real test environment, using the same verification tests on the ASIC at RTL level and on the ASIC already built. This methodology has been developed with the objective of verifying the ASIC, once built, in the shortest possible time. The verification in a UVM environment provides greater control in the generation of test situations and in the automatic verification of the correct operation of all the ASIC signals. In addition, the methodology proposed in this Thesis allows to verify the Python scripts themselves before being used in a real test environment. This facilitates the verification of the test environment prior to chip fabrication, eliminating the need for FPGA implementation and verification, which is time-consuming and sometimes incompatible with certain designs. To develop this new methodology, it is necessary to export a series of functions or tasks defined in SystemVerilog to Python. For this purpose, the DPI (Direct Programming Interface) between SystemVerilog and the C language has been used, which allows calling C functions from SystemVerilog and exporting others from SystemVerilog to be called from C. Subsequently, using the SWIG (Simplified Wrapper and Interface Generator) tool, a Python test bench will be generated that will allow access to the functions generated in C that communicate with the UVM test bench or with the physical test bench. en_EN
dc.format.extent 63 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject UVM es_ES
dc.subject SystemVerilog es_ES
dc.subject Python es_ES
dc.subject C es_ES
dc.subject SWIG es_ES
dc.subject DPI es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.subject.other Máster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació es_ES
dc.title Diseño de una metodología de verificación para el uso de scripts de Python compatibles para un entorno UVM y un entorno de verificación física de un ASIC es_ES
dc.type Tesis de máster es_ES
dc.rights.accessRights Cerrado es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.description.bibliographicCitation Fernández Bravo, Á. (2021). Diseño de una metodología de verificación para el uso de scripts de Python compatibles para un entorno UVM y un entorno de verificación física de un ASIC. Universitat Politècnica de València. http://hdl.handle.net/10251/174412 es_ES
dc.description.accrualMethod TFGM es_ES
dc.relation.pasarela TFGM\144227 es_ES


This item appears in the following Collection(s)

Show simple item record