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HLS: diseño, emulacion y coverificación

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HLS: diseño, emulacion y coverificación

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Gadea Gironés, R. (2023). HLS: diseño, emulacion y coverificación. http://hdl.handle.net/10251/193886

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Metadatos del ítem

Título: HLS: diseño, emulacion y coverificación
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
HLS: Diseño, Emulacion y Coverificación
Palabras clave: Verificación de hardware , Diseño de hardware , High Level Synthesis (HLS) , Emulación , Coverificación
Código UNESCO: 3306 - Ingeniería y tecnología eléctrica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://polimedia.upv.es/visor/?id=708e1a80-6b20-11ed-be3b-9d8990010433
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualizar el vídeo
Destinatario: Alumno
Contexto: Ciclo superior
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 10 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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