Design and Verification of a High-Speed Digitizer System for Beam Loss Detection at CERN.

Abstract

[ES] Como organización, el CERN (Organización Europea para la Investigación Nuclear) no opera los aceleradores de manera continua durante largos periodos de tiempo. En cambio, tiene objetivos a medio y largo plazo, incluyendo mejoras en sus actuales aceleradores. Es por eso que de manera periódica realizan lo que llaman "Long shutdown", un evento en el que se detienen los aceleradores para instalar nuevas actualizaciones desarrolladas durante los años en los que el acelerador ha estado en funcionamiento.

El próximo Long shutdown se llevará a cabo en 2026 y tendrá una duración de 3 años. Durante este periodo, la sección de Beam Loss reemplazará los actuales sistemas de medición de pérdidas por nuevas versiones. Es aquí donde entra en escena el proyecto que he desarrollado para mi trabajo final de carrera.

Este proyecto consiste en el diseño y la verificación de un sistema de adquisición de datos de alta velocidad para la detección de pérdidas en el acelerador PSB (Proton Synchrotron Booster). Este acelerador recibe protones del acelerador lineal y, mediante un sistema de cuatro anillos, los acelera hasta un nivel de energía en el cual pueden ser inyectados en la siguiente etapa de aceleración, formada por el PS (Proton Synchrotron).

El sistema que se diseñará consta de una ECU (Electronic Control Unit) llamada VFC en su versión 3.0, desarrollada por el grupo de Beam Instrumentation para servir como placa madre para diferentes proyectos. Es una placa genérica que incluye una FPGA modelo Arria V de Intel embebida y diferentes entradas y salidas, como entradas de fibra óptica, Ethernet o comunicación mediante el bus VME. Además, cuenta con un conector llamado FMC, estandarizado para que podamos instalar una placa "Mezzanine" con diferentes funcionalidades en función de las necesidades del proyecto. En este caso, la placa Mezzanine contendrá un ADC de Analog Devices, modelo ADS54J54, que tiene una resolución de 14 bits y puede muestrear a 500 MSPS por cada uno de sus cuatro canales, dando un total de 40 Gbps de información teniendo en cuenta el proceso de codificación 8b/10b que emplea el protocolo JESD204B.

Para gestionar esta cantidad de datos, el ADC se comunica con la FPGA mediante el protocolo de Analog Devices llamado JESD204B, diseñado para ADCs y DACs de alta velocidad, que permite transmitir hasta 12,5 Gbps de información por cada una de las líneas utilizadas para la comunicación. En este proyecto, habrá un total de 8 líneas en las cuales se distribuirá la información de los 4 canales del ADC.

Una vez obtenidos los datos del ADC, pasarán por un sistema de diezmado que reducirá la cantidad de datos almacenados mediante factores de 2. Luego, los datos pasarán en paralelo a un sistema integrador donde se integrarán en ventanas de 1 microsegundo para su posterior almacenamiento. Además, los datos en bruto se almacenarán directamente en un sistema de memorias RAM. El almacenamiento de los datos en crudo se realizará por un periodo máximo de 150 microsegundos por canal.

Posteriormente, estos datos se leerán mediante el bus VME y serán almacenados en una base de datos donde los físicos podrán ir a consultar estos datos y poder hacer un post-procesado.