Integració d'una unitat de coma flota en procesador RISC-V

Abstract

[CA] El joc d’instruccions RISC-V és un joc d’instruccions lliure que permet que se’l faja servir sense haver de pagar regalies. Això el fa especialment atractiu tant per l’acadèmia com per la indústria i és per això que està vivint un creixement ràpid els últims anys. En aquestes línies, a aquest document es parlarà sobre com s’ha fet per afegir suport per les extensions F i D de RISC-V a un processador que implementa RV64IMA. En concret, es farà una exploració tant a nivell arquitectònic revisant per quins components hauran de passar les noves instruccions com a nivell microarquitectònic parant especial atenció a quins canvis s’han hagut de realitzar per tal d’obtenir les funcionalitats requerides per l’estàndard. En aquests sentits es comentaran les decisions de disseny preses i les tècniques d’optimització incloses per tal d’incrementar l’IPC que han permés pujar-lo un +90%. Finalment, es farà una petita anàlisi de les tècniques de verificació que s’han fet servir. També es comentarà com s’han obtingut els resultats de rendiment.

[ES] El conjunto de instrucciones RISC-V es un juego de instrucciones de uso libre con el que se permite el uso sin la necesidad de pagar regalías. Eso lo hace especialmente atractivo para la academia, pero también para la industria. Es por eso que durante los últimos años ha sufrido un incremento en su uso acelerado. En estas líneas, este documento tratará sobre como se ha añadido soporte para las extensiones F y D de RISC-V sobre un procesador que implementa RV64IMA. En concreto, se llevará a cabo una exploración a nivel arquitectónico revisando por qué componentes pasarán las instrucciones para las que se pretende añadir soporte, como a nivel microarquitectónico poniendo especial atención a los cambios que se han tenido que incluir para obtener las funcionalidades que el estándar requiere. En este sentido se comentarán las decisiones de diseño tomadas, pero también las técnicas de optimización que se han aplicado que han permitido un incremento del IPC de hasta un +90 %. Finalmente, se analizarán brevemente las técnicas de verificación que se han usado. También se comentará como se han obtenido los resultados de rendimiento.

[EN] RISC-V is a free instruction set that allows its use without the need of any royalties payment. This makes it specially attractive to be used in academia, as well as in industry. That’s why it has seen a explosion in its use in the last few years. In this sense this document will talk about how we added support for the F & D RISCV extensions on top of a RV64IMA processor. About this there will be an exploration at an architectonic level reviewing the components instruccions will go through to achieve the needed support, as well as a microarchitectonic review looking at the changes needed to achieve the features the standard specification requires. On this topic there will be an extensive commentary about the design decisions taken as well as the optimization techniques added to allow an IPC increment reaching up to +90%. Finally, there will be a brief analysis on the verification techniques that have been used. There will be as well a short commentary explaining how the performance results have been obtained.