Desarrollo de soporte de cálculo para Unidad Vectorial de RISCV

Abstract

[ES] El presente trabajo tiene como objetivo el diseño, desarrollo y verificación de una unidad de cálculo vectorial segmentada para una arquitectura vectorial basada en RISC-V. La unidad de cálculo propuesta ofrece soporte integral para una variedad de operaciones que consideramos clave en coma flotante. Entre estas operaciones están la suma, la resta, la multiplicación, la división y fused multiplyadd (FMA). Cada componente ha sido diseñado con el objetivo de ofrecer soporte a excepciones y proporcionar varias opciones de redondeo que aseguran precisión y fiabilidad en los cálculos. El marco principal de trabajo de esta unidad son los valores en coma flotante de simple precisión (32 bits). Además, es compatible con los formatos de datos Tensor Float 32 (TF32) y Bfloat 16 (BF16), lo que consigue ampliar su versatilidad y aplicabilidad, especialmente en cálculos relacionados con el mundo de la inteligencia artifical, donde el uso de estos formatos de datos está en auge. Para la verificación y validación del correcto funcionamiento de la unidad, hemos llevado a cabo su integración en una unidad vectorial, junto con una evaluación detallada usando el software Xilinx Vivado. De esta forma conseguimos recopilar información necesaria para elaborar un análisis de los recursos necesarios para su implementación. Este proceso nos proporcionó una visión aproximada de los recursos requeridos por la unidad en el caso de que se implantara en un chip o en una FPGA.

[EN] The aim of this work is to design, develop and verify a segmented vector computing unit for a RISC-V based vector architecture. The proposed computational unit provides support for a variety of operations that we consider key floating point operations. Among these operations are addition, subtraction, multiplication, division and fused multiply-add (FMA). Each component has been designed with the objective of supporting exceptions and providing various rounding options to ensure accurate and reliable results. The main framework of this unit is single-precision (32-bit) floating point values. In addition, it supports the Tensor Float 32 (TF32) and Bfloat 16 (BF16) data formats, extending its versatility and applicability, especially in computations related to the world of artificial intelligence, where the use of these data formats is booming. In order to verify and validate the correct functioning of the unit, we have carried out its integration into a vector unit, together with a detailed evaluation using the Xilinx Vivado software. In this way we were able to collect necessary information to prepare an analysis of the resources required for its implementation. This process provided us with an approximate view of the resources required by the unit in the case of an on-chip or FPGA implementation.

[CA] Aquest treball té com a objectiu el disseny, desenvolupament i verificació d’una unitat de cálcul vectorial segmentada per a una arquitectura vectorial basada en RISC-V. La unitat de cálcul proposta ofereix suport integral per a una varietat d’operacions que considerem claus en coma flotant. Entre estes operacions es troben la suma, la resta, la multiplicació, la divisió y fused multiply-add (FMA). Cada component ha sigut dissenyat amb l’objectiu d’oferir suport a excepcions i proporcionar varies opcions d’arredoniment que asseguren precisió i fiabilitat en els cálculs. El marc principal de treball d’aquesta unitat son els valors en coma flotant de simple precisió (32 bits). A més, es compatible amb els formats de dades Tensor Float 32 (TF32) i Bfloat 16 (BF16), conseguint ampliar la seua versatilitat i aplicabilitat, especialment en cálculs relacionats amb el món de la inteligència artificial, on el us d’aquests formats està en apogeu. Per a la verificació i validació del correcte funcionament de la unitat, hem dut a terme la seua integració en una unitat vectorial, junt amb una evaulació detallada emprant el software Xilinx Vivado. D’aquesta forma conseguim arreplegar informació necessaria per elaborar un análisis dels recursos necessaris per a la seua implementació. Aquest procés ens ha proporcionat una visió aproximada dels recursos requerits per la unitat en el cas de que s’implantara en un chip o en una FPGA.