Desarrollo de una unidad de cálculo vectorial para el procesador RISCV

Abstract

[ES] A lo largo de los últimos años han surgido y evolucionado tecnologías complejas que requieren de una alta capacidad de cómputo para poder funcionar. Esto ha generado un contexto tecnológico en el que se buscan máquinas cada vez más potentes, que puedan realizar la mayor cantidad de cálculos en el menor tiempo posible. Una solución a este problema son las arquitecturas vectoriales, procesadores capaces de trabajar con vectores de elementos en lugar de valores sueltos. En este contexto también ha surgido RISC-V, una arquitectura de conjunto de instrucciones de hardware libre que se presenta como alternativa a los clásicos como MIPS, x86 y ARM. Este proyecto se centra en el desarrollo de una unidad de procesamiento vectorial de propósitos docentes que opera bajo el set de instrucciones de RISC-V. Para la implementación se utiliza el lenguaje de descripción de hardware verilog, y el sistema al completo se aloja sobre una FPGA. El objetivo principal es la implementación de las principales funcionalidades de este tipo de procesadores en un entorno modular y parametrizable, de forma que se puede llevar a cabo un estudio sobre su comportamiento y su consumo de recursos del sistema

[CA] Al llarg dels últims anys han surgit i evolucionat tecnologies complexes que requereixen d’una alta capacitat de còmput per a poder funcionar. Açò ha generat un context tecnològic en què es busquen màquines cada vegada més potents, que puguen realitzar la major quantitat de càlculs en el menor temps possible. Una solució a aquest problema son les arquitectures vectorials, processadors capaços de treballar amb vectors d’elements en lloc de valors individuals. En aquest context també ha sorgit RISC-V, una arquitectura de conjunt d’instruccions de hardware lliure que es presenta com a alternativa als clàssics com MIPS, x86 i ARM. Aquest projecte es centra en el desenvolupament d’una unitat de processament vectorial de propòsits docents que opera sota el set d’instruccions de RISC-V. Per a la implementació s’empra el llenguatge de descripció de hardware verilog, i el sistema complet s’allotja sobre una FPGA. L’objectiu principal és la implementació de les principals funcionalitats d’aquest tipus de processadors en un entorn modular i parametritzable, de manera que es puga dur a terme un estudi del seu comportament i el seu consum de recursos del sistema.

[EN] Over the past few years, complex technologies that require high computational capacity to function have emerged and evolved. This has created a technological context in which increasingly powerful machines are needed, capable of performing the maximum number of calculations in the shortest possible time. One solution to this problem are vector architectures, processors capable of working with vectors of elements instead of single values. In this context, RISC-V has also emerged, a free hardware instruction set architecture that presents itself as an alternative to classics such as MIPS, x86 and ARM. This project focuses on the development of a vector processing unit for educational purposes that operates under the RISC-V instruction set. The implementation uses verilog, a hardware description language, and the entire system is hosted on an FPGA. The main objective is to implement the main functionalities of this type of processors in a modular and parametrizable environment, so that a study can be carried out on their behavior and system resource consumption.