Performance Improvements of an Open-source L2 Cache

Abstract

[CA] L’alt interés industrial en els processadors RISC-V de codi obert han generat la necessitat de nous components més complexos que puguen optimitzar al màxim les prestacions dels processadors. Les caches compartides, generalment l’L2 en processadors embeguts d’altes prestacions, són un dels components més crítics en els Sistemes en un Chip (SoCs). No obstant això, encara que existeixen molts processadors RISC-V multinucli, les implementacions de caches L2 actuals són generalment molt més simples que les presents en processadors comercials. Aquest projecte presenta les millores d’una cache L2 de codi obert, implementant optimitzacions ben estudiades i presents en productes comercials per millorar les prestacions de la cache. Concretament, es posa enfasi en la implementació de dues millores: particionat basat en vies, i transferències no bloquejants. La cache ha sigut descrita en RTL i prototipada i testejada en una FPGA. Els resultats mostren que aquesta nova cache millora signicativament les prestacions i la qualitat de servei (QoS) dels sistemes multinucli.

[ES] El objetivo de este proyecto es generar una caché L2 de código abierto de alto rendimiento adecuada para entornos multi-núcleo en aplicaciones de seguridad funcional. Este proyecto utilizará la caché L2 de código abierto de Frontgrade Gaisler como punto de partida (de su biblioteca de código abierto GRLIB). En primer lugar, la caché será caracterizada, analizando las limitaciones del sistema. Luego, esta caché será ampliada mediante la adición de nuevas características que mejoren el rendimiento del diseño utilizando como principios la modularidad y la simplicidad. Finalmente, el sistema será evaluado de forma experimental cuantificando las mejoras obtenidas.

[EN] The aim of this project is to produce a high-performance open- source l2 cache suitable for multi-core, safety-critical environments. This project will use Frontgrade Gaisler s open-source L2-cache as a starting point (from their open-source library GRLIB). Firstly, the cache will be characterized, analyzing the limitations of the system. Then, the cache will be extended by adding new features that improve the performance of the design using as principles modu- larity and simplicity. Finally, the system will be tested, and the performance gain will be quantified. The project will focus on three main features: i) the implementation of a par- titioning scheme that reduces the unpredictability of multi-core systems; ii) the addition of a frontend module that makes the design more simple and modular, making it easily portable to other systems using different bus technologies; and iii) the parallelization of the design, making the cache non-blocking, allowing the bus to continue making requests in the presence of misses. 1