Diseño e implementación de un banco de verificación estructurado para un módulo de trazabilidad en control de alimentación

Abstract

[ES] Este TFG aborda el diseño e implementación de un banco de pruebas para realizar la verificación de un controlador de alimentación a nivel de bloques. Se realiza en el marco de un proyecto con la empresa Analog Devices. El objetivo del trabajo es identificar principalmente posibles fallos funcionales a alto nivel y localizar errores de conectividad de manera automática (disparidad en nomenclaturas, malas asignaciones ) para optimizar los recursos del proyecto. En esta empresa y grupo de trabajo, los proyectos tienen una duración de 9 meses y los recursos son limitados, por lo que conseguir liberar recursos automatizando procesos de comprobación o detección toma una relevancia cuantiosa. Una vez realizados los distintos tests con las correspondientes coberturas y comprobaciones y confirmar que están pasando de manera satisfactoria, se combinarán en una regresión para someter el banco a pruebas exhaustivas diariamente. Para el trabajo se utilizarán distintas herramientas usadas durante el grado, como lenguaje se usará System Verilog unido al framework UVM y para comprobar los resultados, cobertura y checkers se usará Simvision, Xcelium y algunas otras herramientas de Cadence.

[EN] This TFG addresses the design and implementation of a testbench for the verification of a power controller at block level. It is carried out as part of a project with the company Analog Devices. The main objective of the project is to identify potential high-level functional failures and automatically detect connectivity errors (disparity in nomenclature, incorrect assignments, etc.) to optimize project resources. In this company and work group, projects have a duration of 9 months, and resources are limited, so freeing up resources by automating verification or detection processes has a significant importance. Once the various tests have been conducted with their corresponding coverages and checks, and it has been confirmed that they pass satisfactorily, they will be combined in a regression to subject the testbench to exhaustive daily tests. For this project, various tools used during the degree will be utilized. The language used will be System Verilog, along with the UVM framework, and to verify the results, coverage, and checkers, tools such as Simvision, Xcelium, and other Cadence tools will be used.