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dc.contributor.advisor | Ballester Merelo, Francisco José | es_ES |
dc.contributor.advisor | Martínez Peiró, Marcos Antonio | es_ES |
dc.contributor.author | Mora Campos, Armando | es_ES |
dc.date.accessioned | 2008-10-27T13:48:44Z | |
dc.date.available | 2008-10-27T13:48:44Z | |
dc.date.created | 2008-10-21T08:00:00Z | es_ES |
dc.date.issued | 2008-10-27T13:48:35Z | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/3446 | |
dc.description.abstract | En esta tesis doctoral se presenta el diseño y realización de arquitecturas VLSI de estimación de movimiento, en sus versiones de pixeles enteros y fraccionarios, para la etapa de predicción de la compensación de movimiento del estándar de codificación de video H.264/AVC. Las arquitecturas propuestas son estructuras de procesamiento pipeline-paralelas con alta eficiencia en su data_path y una administración optima de la memoria. Utilizando el algoritmo full-search block matching, los diseños cumplen los requerimientos de tamaño de bloque variable y resolución de ¼ de píxel del estándar con máxima calidad. Los estimadores de movimiento combinan las características de las arquitecturas consideradas en el estado del arte junto con la aplicación de nuevos esquemas y algoritmos hardware, en el proceso de codificación del componente luma de la señal de video. Diseñadas como coprocesadores de aceleración hardware para procesadores de 32 bits, las arquitecturas que se presentan han sido simuladas y sintetizadas para FPGA Virtex-4 de Xilinx, utilizando el lenguaje de descripción de hardware VHDL. | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.source | Riunet | |
dc.subject | Codificación de vídeo | es_ES |
dc.subject | Arquitectura hardware | es_ES |
dc.subject | Análisis de movimiento | es_ES |
dc.subject | Estándar H | es_ES |
dc.subject | 264/AVC | es_ES |
dc.subject | Estimación de movimiento entero | es_ES |
dc.subject | Estimación de movimiento fraccionario | es_ES |
dc.subject | Algoritmo de búsqueda completa | es_ES |
dc.subject | Matriz de puertas programables en campo | es_ES |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.title | Estudio de Arquitecturas VLSI de la etapa de predicción de la compensación de movimiento, para compresión de imágenes y video con Algoritmos full-search. Aplicación al estándar H.264/AVC | |
dc.type | Tesis doctoral | es_ES |
dc.identifier.doi | 10.4995/Thesis/10251/3446 | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.description.bibliographicCitation | Mora Campos, A. (2008). Estudio de Arquitecturas VLSI de la etapa de predicción de la compensación de movimiento, para compresión de imágenes y video con Algoritmos full-search. Aplicación al estándar H.264/AVC [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/3446 | es_ES |
dc.description.accrualMethod | Palancia | es_ES |
dc.type.version | info:eu-repo/semantics/acceptedVersion | es_ES |
dc.relation.tesis | 2917 | es_ES |