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Uso de colas con System Verilog

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Uso de colas con System Verilog

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Gadea Gironés, R. (2015). Uso de colas con System Verilog. http://hdl.handle.net/10251/47856.

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Metadatos del ítem

Título: Uso de colas con System Verilog
Autor:
Entidad UPV: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
En este objeto de aprendizaje se demuestra el funcionamiento de las operaciones básicas en el manejo de colas de Systemverilog, que suelen ser muy importantes en tareas de verificación de sistemas digitales
Palabras clave: Verificación , Colas , SystemVerilog
Derechos de uso: Reserva de todos los derechos
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=78524ce3-1673-45f3-a891-d19ce339fb2e
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Es un vídeo que deberá repetir su visualización tantas veces sea necesario para la asimilación del contenido
Destinatario: Profesor
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Muy bajo
Densidad semántica: Muy bajo
Tiempo típico: 15 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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