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Estructura de una logic cell

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Estructura de una logic cell

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Gadea Gironés, R. (2015). Estructura de una logic cell. http://hdl.handle.net/10251/47857

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Item Metadata

Title: Estructura de una logic cell
Author: Gadea Gironés, Rafael
UPV Unit: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Issued date:
Abstract:
En este objeto puede verse la estructura de un célula lógica de un dispositivo programable, así como dicha célula es configurada a partir de un código Verilog sencillo de un generador de paridad. Este objeto también demuestra ...[+]
Subjects: Verilog , Electrónica digital , FPGA
Copyrigths: Reserva de todos los derechos
Publisher:
Universitat Politècnica de València
Type: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=880ab758-9d38-416d-b066-31cb48072c65
Learning Resource Type: Screencast
Educational description: Es un vídeo que deberá repetir su visualización tantas veces sea necesario para la asimilación del contenido
Intended End User Role: Alumno
Context: Primer ciclo
Difficulty: Fácil
Interactivity Level: Muy bajo
Semantic Density: Muy bajo
Typical Learning Time: 15 minutos
Educational language: Español
Access rigths: PUBLICO

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